1LABORATORIO DE SISTEMAS DIGITALES 1

24 de julio de 2012

INFORME FINALEXPERIENCIA N°4

1. CONVERSOR Y DECODIFICADOR BCD

2. DESCRIPCION DE LA EXPERIENCIA

I PARTE

Diseñar un conversor de código BCD a código AIKEN y EXCESO 3 usando un decoder BCD a decimal y compuertas OR

Nuestras salidas son 10 por lo tanto habrá 210

combinaciones eso indica que un número se presentara así:

“Observamos que a la salida de nuestro decodificador de BCD a decimal se pueden obtener como máximo 10 únicas posibilidades”.

F1=(E)*(D)*(C)*(B)*(A)= ~(~(~(~A+~B+~C+~D+~E)))

F2=(F)*(D)*(C)*(B)*(A)= ~(~(~(~A+~B+~C+~D+~F)))

F3=(H)*(G)*(E)*(B)*(A)= ~(~(~(~A+~B+~E+~G+~H)))

F4=(I)*(G)*(E)*(C)*(A)= ~(~(~(~A+~C+~E+~G+~I)))

DECIMAL BCD EXCESO 3

AIKEN

8421 24210 0000 0011 00001 0001 0100 00012 0010 0101 00103 0011 0110 00114 0100 0111 01005 0101 1000 10116 0110 1001 11007 0111 1010 11018 1000 1011 11109 1001 1100 1111

SALIDA

BINARIO DECIMAL SALIDA EN CÓDIGO AIKEN

F1 F2 F3 F40 0111111111 511 00001 1011111111 767 00012 1101111111 895 00103 1110111111 959 00114 1111011111 991 01005 1111101111 1007 10116 1111110111 1015 11007 1111111011 1019 11018 1111111101 1021 11109 1111111111 1023 1111

2LABORATORIO DE SISTEMAS DIGITALES 1

24 de julio de 2012

F1= (E)*(D)*(C)*(B)*(A)= ~(~(~(~A+~B+~C+~D+~E)))

F2= (I)*(H)*(G)*(F)*(A)= ~(~(~(~A+~F+~G+~H+~I)))

F3= (~A+~D+~E+~H+~I)= ~(~((~I)+(~H)+(~E)+(~D)+(~A)))

F4= (~A+~C+~E+~G+~I)= ~(~((~I)+(~G)+(~E)+(~C)+(~A)))

Teniendo las ecuaciones se procedió a armar el circuito correspondiente, se demostrará el funcionamiento en su simulación correspondiente en PROTEUS.

IIPARTE

Diseñe un circuito que multiplique dos números 4 bits. (a3a2a1a0)y (b3b2b1b0), y que sólo utilice compuertas NAND y módulos medios-sumadores y sumadores completos. El producto debe ser un número de 8 bits

A3 A2 A1 A0 XB3 B2 B1 B0

A3.B0 A2.B0 A1.B0 A0.B0

B1.A3

B1.A2 B1.A1 B1.A0

B2.A3

B2.A2

B2.A1 B2.A0

B3.A3

B3.A2

B3.A1

B3.A0      

P7 P6 P5 P4 P3 P2 P1

P1=A0.BO

P2=A1.B0+B1.A0

P3=A2B0+A1B1+B2A0+acarreo de 2

SALIDA

BINARIO DECIMAL SALIDA EN EXCESO 3

F1 F2 F3 F40 0111111111 511 00111 1011111111 767 01002 1101111111 895 01013 1110111111 959 01104 1111011111 991 01115 1111101111 1007 10006 1111110111 1015 10017 1111111011 1019 10108 1111111101 1021 10119 1111111111 1023 1100

3LABORATORIO DE SISTEMAS DIGITALES 1

24 de julio de 2012

P4=B3AO+B2A1+B1A2+B0A3+acarreo3

P5=B3A1+B2A2+B1A3+acarreo4

P6=B3A2+B2A3+acarreo5

P7=B3A3+acarreo6

Nuestras salidas P1P2P3P4P5P6P7 a veces sufren acarreo por lo cual debemos usar un sumador completo (74LS83 ò 74LS283) en cascada.

Teniendo las ecuaciones se procedió a armar el circuito correspondiente, se demostrará el funcionamiento en su simulación correspondiente en PROTEUS.

IIIPARTE

"Diseñar un circuito combinacional que reciba como entrada un número de cuatro bits en binario puro .B=b3b2b1b0 y que devuelva dos salidas Y y Z

Cuando B es múltiplo de 3, Y=0 en caso contrario. Cuando B es múltiplo de 5, Z=0 en caso contrario.

a) Implementar las funciones de salida Y con decodificadores de 3 a 8.b) Implementar la función de salida Y con un multiplexor de 4 a 1 y la función Z con un multiplexor de 8 a l.

Tenemos una tabla general para los casos a y b

Parte a): se tuvo que usar 2 decodificadores de 3 a 8 para poder así tener un decodificador de 4 a 16, las 16 salidas serán nuestras nuevas entradas, se tomaron la convenientes y las sumamos, para nuestro problema las salidas múltiplos de 3.

Parte b) Para ambos casos las 4 entradas de B se tomaron como variables independientes para los comandos de los multiplexores, previa corrección de las mismas para que entren a los canales de selección.

Se demostrará el funcionamiento en su simulación correspondiente en PROTEUS.

B3 B2 B1

B0 Y Z

0 0 0 0 1 10 0 0 1 0 00 0 1 0 0 00 0 1 1 1 00 1 0 0 0 0

0 1 0 1 0 10 1 1 0 1 00 1 1 1 0 01 0 0 0 0 01 0 0 1 1 01 0 1 0 0 11 0 1 1 0 01 1 0 0 1 01 1 0 1 0 01 1 1 0 0 01 1 1 1 1 1

4LABORATORIO DE SISTEMAS DIGITALES 1

24 de julio de 2012

3. DIAGRAMAS PICTORICOS

I PARTE: conversor de código BCD a código AIKEN y EXCESO 3

II PARTE: Multiplicador de 4 bits

5LABORATORIO DE SISTEMAS DIGITALES 1

24 de julio de 2012

III PARTE: salida Y múltiplo de 3 y Z múltiplo de 5

4. SIMULACION

I PARTE

II PARTE

6LABORATORIO DE SISTEMAS DIGITALES 1

24 de julio de 2012

III PARTE

5. OBSERVACIONES Y CONCLUSIONES

7LABORATORIO DE SISTEMAS DIGITALES 1

24 de julio de 2012

1RA PARTE:- El decodificador que se uso es el 7442, que es un decodificador de BCD a decimal.-Vale mencionar que el código exceso a 3 es el código BCD sumado más 0011.- Concluimos la parte 1 dando por comprobado el funcionamiento del decodificador BCD decimal.

A la izquierda se encuentran las 4 entradas BCD etiquetadas con D, C, B y A. A la derecha se encuentran las 10 salidas del decodificador.

2DA PARTE:-Para el multiplicador de 4 bits vale mencionar que la salida está compuesta de 8 bits, el último bit (el más significativo) es el acarreo final de todas las sumas parciales.-En nuestra salida no se considero el bit de signo.

3RA PARTE:- Se hace uso de lo que se pide en cada parte (el uso del decodificador de 3 a 8

para la parte “a” y los multiplexores para la parte “b”).- Se comprueba el funcionamiento de los multiplexores 74151 y 74153.

6.-BIBLIOGRAFIA

- Sistemas Electrónicos Digitales 4ta edición, MANDADO ENRIQUE- Fundamentos de Sistemas Digitales 7ma edición, THOMAS L. FLOYD.- Fundamentos de Diseño Lógico 5ta edición, CHARLES H.ROTH, JR.- Lógica Digital y Diseño de Computadores, M. MORRIS MANO.