Electronica Digitala Curslab

7/29/2019 Electronica Digitala Curslab

1/162

MINISTERUL EDUCAIEI I CERCETRIIUNIVERSITATEA DIN BACUFACULTATEA DE INGINERIE

ANGHELUMARIUS

ELECTRONICDIGITAL

ROTARDAN

EDITURA ALMA MATER


2/162

CUPRINS

pagina CAPITOLUL 1

Realizarea fizic a circuitelor logice 5

1.1 Introducere 5

1.2 Principalele caracteristici ale porilor logice 61.2.1. Imunitatea la perturbaii 61.2.2. Factorii de ncrcare la intrare la intrare i ieire (sortana) 81.2.3. Timpul de propagare 91.2.4. Consumul de putere 9

1.3. Circuite logice n tehnologie bipolar 11

1.3.1. Familia TTL standard 111.3.2. Familia LPTTL (de mic putere) 141.3.3. Familia HTTL (rapid) 151.3.4. Familia TTL Schottky 171.3.5. Familia HLL (logica cu nivele mari) 201.3.6. Familia ECL 231.3.7. Circuite integrate logice I2L 26

1.4. Circuite integrate logice n tehnologie MOS (unipolar) 30

1.4.1. Familia PMOS 341.4.2. Familia NMOS 351.4.3. Familia CMOS 35

1.5. Realizarea funciilor logice cablate 40

1.5.1. Poarta logic cu trei stri 411.5.2. Pori logice destinate funciilor logice cablate 44

1.6. Conectarea circuitelor logice din familii diferite 45

1.7. Perturbaiile n sistemele digitale 481.7.1. Tipuri de cuplaje ce apar n circuitele electrice 49

1.7.1.1. Cuplajul capacitiv 491.7.1.2. Cuplajul inductiv 501.7.1.3. Cuplajul galvanic 511.7.1.4. Cuplajul prin mas 52


3/162

1.7.2. Efecte parazite datorate caracteristicilor electrice ale circuitelorisemnalelor logice

52

1.7.2.1. Efecte introduse de circuitele de alimentare 521.7.2.2. Diafonia 54

1.7.2.3. Propagarea i reflexiile pe liniile de transmisie 54CAPITOLUL 2

Circuite logice combinaionale 55

2.1. Introducere 55

2.2. Pori logice 56

2.3. Circuitul poart 60

2.4. Circuitul de selecie 61

2.5. Circuite de decodificare 622.5.1. Circuitul de decodificare 1 din m 622.5.2. Circuitul de decodificare BCD 7 segmente 64

2.6. Circuite de multiplexare 65

2.7. Circuite de demultiplexare 69

2.8. Circuite de codificare 73

2.9. Circuite aritmetice 74

2.9.1. Comparatoare 742.9.2. Generatorul i verificatorul de paritate 752.9.3. Sumatoare 76

CAPITOLUL 3

Circuite logice secveniale

3.1. Introducere 77

3.2. Circuite basculante bistabile (CBB) 803.2.1. Circuite basculante bistabile (CBB) asincrone 80

3.2.1.1. Circuite basculante bistabile asincrone de tip RS 803.2.1.2. Circuite basculante bistabile asincrone de tip JK 823.2.1.3. Circuite basculante bistabile asincrone de tip T 82

3.2.2. Circuite basculante bistabile (CBB) sincrone 833.2.2.1. Circuite basculante bistabile sincrone de tip D 843.2.2.2. Circuite basculante bistabile sincrone de tip JK 853.2.2.3. Circuite basculante bistabile sincrone cu intrri asincrone 85


4/162

3.3. Numrtoare 863.3.1. Introducere 863.3.2. Numaratoare asincrone 863.3.3. Numrtoare sincrone 89

3.3.4. Numrtoare divizoare prin m 923.4. Registre paralele 93

3.5. Registre seriale 94

LABORATOR 98

Laboratorul nr. 1 Prezentarea pupitrului de experimente,utilizarea osciloscopului i a multimetrului

101

Laboratorul nr. 2 Determinarea caracteristicilor circuitelorlogice bipolare

102

Laboratorul nr. 3 Determinarea caracteristicilor circuitelorlogice MOS

104

Laboratorul nr. 4 Studierea circuitului poart 106 Laboratorul nr. 5 Studierea circuitului de selecie 107 Laboratorul nr. 6 Studierea funcionrii circuitului de

decodificare108

Laboratorul nr. 7 Utilizarea programului Digital Works nstudiul circuitelor digitale.

109

Laboratorul nr. 8 Simularea funcionrii circuitelor poarti deselecie cu ajutorul programului Digital Works

110

Laboratorul nr. 9 Simularea funcionrii circuitelor multiplexoridemultiplexor cu ajutorul programului Digital Works 111

Laboratorul nr. 10 Studiul funcionrii circuitului multiplexor 112 Laboratorul nr. 11 Studiul circuitelor basculante bistabile 113 Laboratorul nr. 12 Studiul circuitelor logice secveniale de tip

numrtor114

Laboratorul nr. 13 Realizarea unui numrtor programabil 115 Laboratorul nr. 14 Studiul registrului de deplasare 116 Laboratorul nr. 15 Tabelul de adevr ale circuitelor logice

bipolare AND, NAND, OR, NOR, XOR, XNOR117

Laboratorul nr. 16 Simularea funcionrii circuitelor celul

sumator 1 bit cu ajutorul programului Digital Works

118

Laboratorul nr. 17 Studiul funcionrii circuitului demultiplexor 119ntrebri propuse studenilor n cadrul orelor de laborator 120

ANEXE 122

BIBLIOGRAFIE 162


5/162

ELECTRONIC DIGITALCAPITOLUL 1 Realizarea fizic a circuitelor logice

- 5 -

CAPITOLUL 1

Realizarea fizic a circuitelor logice

1.1. Introducere

Aa cum se poate demonstra cu ajutorul algebrei logice, folosind operaiile logiceuniversale se pot scrie funcii logice orict de complexe. Acest lucru a permis dezvoltarea unorfamilii de circuite logice integrate bazate pe pori logice elementare ce realizeaz fizic una dinoperaiile logice universale. Obinerea funciilor logice complexe se face, n acest caz prin

conectarea convenabil a porilor logice elementare. n funcie de componentele electronicefolosite n realizarea porii logice, din considerente tehnologice, sa impus utilizarea uneia saualteia din operaiile logice universale. n acest fel s-au dezvoltat mai multe familii tehnologice decircuite integrate logice care au anumite proprieti i corespund anumitor scopuri practice. ntabelul 1.1 sunt prezentate sintetic principalele familii tehnologice utilizate n prezent pe scarlarg.

TABELUL 1.1.Grupa Familia

TTL (standard)LPTTL (de mic putere)

HTTL (rapid)STTL (Schottky standard)LPSTTL (Schottky de mic putere)TSL (logica cu trei stri)HLL (logica cu nivele mari)ECL (logica cuplat prin emitor)

Circuite bipolare

I2L (logica integrat de injecie)PMOS (MOS cu canal P)

NMOS (MOS cu canal N)CMOS/Si (MOS complementar)

Circuite MOS

CMOS/SOS (MOS pe safir)

Pentru realizarea fizic a funciilor logice, celor dou valori logice 0 i 1 le suntasociate, prin convenie, dou tensiuni, astfel:

1. Logica pozitiv:a) pentru valoarea logi 0 se asociaz un nivel szut de tensiune;

b) pentru valoarea logic 1 se asociaz un nivel ridicat de tensiune;2. Logica negativ:


6/162


- 6 -

a) pentru valoarea logi 0 se asociaz un nivel ridicat de tensiune;b) pentru valoarea logic 1 se asociaz un nivel sczut de tensiune;

1.2. Principalele caracteristici ale porilor logice

Caracteristicile circuitelor logice precizeaz regulile de interconectare ale acestora icaracterizeaz performanele porilor logice n cadrul sistemelor logice. Toate familiile de circuitelogice integrate se caracterizeaz cu ajutorul acelorai parametri, ceea ce permite o compararesimpl a performanelor lor.

Principalii parametri ai porilor logice sunt:- imunitatea la perturbaii;- factorii de branament la intrare i ieire;- timpul de propagare;- consumul de putere; tensiunile de alimentare; curenii consumai i puterea

disipat.

1.2.1. Imunitatea la perturbaiiImunitatea la perturbaii a unui circuit logic este egal cu valoarea maxim pe care o

poate lua tensiunea perturbatoare de la intrare, n cazul cel mai defavorabil, astfel ca la ieireaporii logice s se menin nc nivelul de tensiune corect.

Pentru a determina imunitatea la perturbaii a unei pori logice, se pleac de lacaracteristica static de transfer a acesteia, caracterisitc ce reprezint variaia tensiunii de ieiren funcie de tensiunea de intrare n curent continuu. Datorit dispersiei elementelor de circuit, acondiiilor de funcionare a porilor logice, etc., nu se poate defini o caracteristic de transferunic; n realitate toate caracteristicile de transfer sunt cuprinse ntre dou curbe limit, c1i c2

(figura 1.1), care descriu condiiile defuncionare corect a circuitului logic.

Pentru a determina limitele ntrecare pot varia nivelurile de tensiune corectela intrarea i ieirea circuitului logic, seconstruiesc, pe cale grafic, curbelesimetrice fa de prima bisectoarealecurbelor limit c1 i c2, innd cont ctensiunea de intrare a unei pori logice seobine de la ieirea unei alte pori logice, iartensiunea de ieire se va aplica intrrii altor

pori, i aa mai departe. Pe baza acesteiobservaii se constat c I1I2 reprezint plaja

posibil a nivelului inferior al tensiunii deintrare, iar S1S2 plaja posibil a niveluluisuperior al tensiunii de intrare; zona T1T2corespunde tensiunilor de intrare determintranziia circuitului logic dintr-o stare nalta.

Imunitatea la perturbaii a unui circuit logic este egal cu valoarea maxim pe care o

Figura 1.1. Caracteristica static de transfer a uneior i lo ice


7/162


- 7 -

poate lua tensiunea de perturbare de la intrare, n cazul cel mai defavorabil, astfel ca ieireacircuitului logic s se menin nc la nivelul de tensiune corect.

Aplicnd aceast definiie porii logice descris prin caracteristica static de transfer dinfigura 1.1, se constat c se pot defini dou valori pentru imunitatea la pertutrbaii. Dac la intrare

se aplic nivelul inferior de tensiune, cazul cel mai defavorabil corespunde valorii Ui=OI2. Dactensiunea perturbatoare aplicat n serie cu Ui are semn negativ, nu produce efecte suprtoare;dac ns are semn pozitiv, ea poate produce comutarea incorect a porii logice, n cazul n caretensiunea rezultant depete valoarea OT1. Similar, dac la intrare se aplic nivelul superior detensiune, tensiunea de perturbare negativ nu poate depi valoarea S1T2.

n concluzie, se pot defini dou mrimi: imunitatea la perturbaii pozitive i imunitatea laperturbaii negative:

IP + = I2T1 (V)IP - = S1T2 (V) (1.1)

Mrimile I2T1 i S1T2 definesc amplitudinile maxime ale tensiunilor de perturbareadmisibile i permit verificarea condiiilor de funcionare corect a circuitelor logice din cadrulunui sistem logic. Aceste mrimi depind ns de nivelurile de tensiune atribuite variabilelor logicei nu permit o comparare a diverselor familii de circuite logice din punct de vedere al imunitii la

perturbaii, pentru c nivelurile de tensiune atribuite variabilelor logice difer de la familie lafamilie. n acest scop se defines factorii (adimensionali) de imunitate la perturbaii, cu relaiile:

(%)100SI

TSFIP

(%)100SI

TIFIP

12

21

12

12

=

=

+

(1.2)

Un alt mod dedefinire al imunitii la

perturbaii este prezentat nfigura 1.2 n care estereprezentat caracteristicastatic de transfer tipic aunui circuit logic inversor.Pe aceast figur au fostnotate i plajele nivelurilorde tensiune I1I2i S1S2.

n figura 1.2 sunt

notate urmtoarele valorisemnificative ale nivelurilorde tensiune:

Figura 1.2.Caracteristica static de transfer a unei pori logiceinversoare


8/162


- 8 -

VILmin tensiunea minim admis la intrare corespunztoare nivelului logic 0; VILmax tensiunea maxim admis la intrare corespunztoare nivelului logic 0; VIHmin tesiunea minim admis la intrare corespunztoare nivelului logic 1; VIHmax tensiunea maxim admis la intrare corespunztoare nivelului logic 1;

VOLmin tensiunea minim garantat la ieire corespunztoare nivelului logic 0; VOLmax tensiunea maxim garantat la ieire corespunztoare nivelului logic 0; VOHmin tesiunea minim garantat la ieire corespunztoare nivelului logic 1; VOHmax tensiunea maxim garantat la ieire corespunztoare nivelului logic 1.

Pe baza acestor tensiuni se definesc urmtoarele intervale de tensiune:

plaja nivelului inferior admis al tensiunii de intrare (Ui): VILmax-VILmin; plaja nivelului superior admis al tensiunii de intrare (Ui): VIHmax-VIHmin; plaja nivelului inferior garantat al tensiunii de ieire (Ue): VOLmax-VOLmin; plaja nivelului superior garantat al tensiunii de ieire (Ue): VILmax-VIlmin.

Porile logice sunt astfel construite nct att timp ct nivelurile de tensiune aplicate laintrare se ncadreaz n plaja admis, nivelurile de tensiune obinute la ieire se ncadreaz n

plaja garantat. Imunitatea la perturbaii este dat de difererenele dintre plajele admise i plajelegarantate:

)V(VVM

)V(VVM

minOHminIHH

maxOLmaxILL

=

= (1.3)

1.2.2. Factorii de ncrcare la intrare la intrare i ieire (sortana)

Factorii de ncrcare la intrare i ieire determinregulile de interconectare ale porilor logice dintr-ofamilie, reguli ce trebuie respectate la proiectarea logica unui sistem numeric. Pentru factorul de ncrcare laintrare este consacrat termenul din limba englez fan-in iar pentru cel de ieire fan-out. n limba romntermenul utilizat pentru factorul de ncrcare este cel desortan.

Pentru ca un circuit logic s genereze la ieirenivelurile garantate de tensiune, este necesar s fiecomandat cu un curent corespunztor la fiecare dinintrrile sale. n general curenii de intrare i de ieire alediverselor pori logice ale unei familii logice nu sunt

aceeai. Dac se noteaz cu I cel mai mare divizorcomun al tuturor curenilor de intrare i de ieire, acetiase vor putea scrie, pentru oricare modul al familiei logicesub forma: m1I, m2I, curentul absorbit pe una dinintrrile circuitului logic considerat i n1I, n2I, curenii furnizai pe una din ieiri.

De exemplu prezentm circuitul logic din figura 1.3 n care poarta logic P1 poate furniza

P1

P2

P3

P4

P5

P6

n1

m1

m1

m1

m2

m2

1

Fig. 1.3. Ilustrarea ncrcriicircuitelor logice


9/162


- 9 -

la ieire curentul n1I, porile logice P2, P3 i P4 absorb pe fiecare intrare un curent m1I iar porileP5 i P6 absorb pe fiecare intrare un curent m2I. n aceste condiii, pentru ca schema s poatfunciona corect este necesar s fie ndeplinit condiia:

( )ImmmmmIn 221112 22 ++++ (1.4)

n general, condiia (1.4) poate fi scris sub forma:

=

k

i

imn

1

(1.5)

Inegalitatea (1.5) reprezint regula de interconectare a modulelor logice ale unei familii.

n aceast inegalitate n se numete factor de ncrcare la ieire iarm factor de ncrcare la intrare.Pentru simplificarea regulilor de interconectare a circuitelor logice, factorul de ncrcare a

porilor de baz a familiei respective se alege egal cu unitatea. Astfel, dac n catalog este

specificat pentru o poart logic: fan-out=10 nseamn c o astfel de poart va putea comanda 10pori cu fan-in=1 sau 5 pori cu fan-in=2, etc.

1.2.3. Timpul de propagare

Timpul de propagare, tp, reprezintun parametru care caracterizeaz sinteticviteza de comutare a circuitului logic.Definirea timpului de propagare se face curelaia:

unde tpHL, tpLH au semnificaia precizat nfigura 1.4. n unele cataloage, viteza decomutare a unei familii de circuite logice secaracterizeaz prin frecvena maxim detact, definit ca frecvena maxim cu care

poate fi comandat transferul informaieintre dou registre, printr-un numr dat (3-5)

de niveluri logice.

1.2.4. Consumul de putereConsumul de putere este caracterizat prin urmtorii parametri specificai n cataloage:

a) tensiunea de alimentare a circuitului logic EC, valorile maxim i minimadmise (uneori se folosesc mai multe tensiuni de alimentare);

b) curenii absorbii de crcuitul logic cnd la ieire se obine nivelul superior detensiune (ICCH), respectiv inferior (ICCL); de asemenea se precizeaz i

Figura 1.4. Definirea timpului de propagare

2

ttt pLHpHLp

+= (1.6)


10/162


- 10 -

curentul de ieire, cnd ieirea este legat n scurtcircuit la mas (IOS);c) puterea medie consumat.

n ceea ce privete ultimul parametru, trebuie reinut c puterea consumat depinde de

starea n care se gsete circuitul cu nivel superior sau inferior de tensiune la ieire i de frecvenacomutrilor. Din acest motiv, se definete o putere medie consumat n curent continuu:

CCCLCCHLH

m E2

II

2

PPP

+=

+= (1.7)

n regim de comutare, puterea consumat de circuitul logic

crete datorit curentului suplimentar necesar pentru ncrcarea idescrcarea capacitilor parazite de la ieirea circuitului. Putereaconsumat pentru ncracarea acestor capaciti poate fi calculat cuajutorul schemei echivalente din figura 1.5, n care circuitul logic a fost

nlocuit, conform teoremei lui Thevenin, cu o rezisten n serie cu osurs de tensiune (amplitudinea acesteia este egal cu saltul de tensiunela ieirea circuitului logic).

n timpul ncrcrii capacitii parazite echivalente CP, energia circuitului variaz duprelaia:

+=u

0

u

0

dtuidti)uU(W (1.8)

n care primul termen descrie energia disipat de rezistenaR n intervalul dt, iar al doilea variaiaenergiei poteniale acumulate de condensatorul CP.

nlocuind n relaia (1.8) curentul icu expresia: I=CPdu/dt, se obine, n urma integrrii:

2

UC

2

UCW

2P

2P += (1.9)

n timpul descrcrii condensatorului CP, energia acumulat de acesta va fi disipat pe

rezistenaR, astfel c, n timpul unei perioade, energia disipat pe rezistenaR va avea expresia:

2PR UCW = (1.10)

Lund n considerare faptul c energia disipat pe rezistena R este chiar energia

consumat suplimentar de circuit n timpul comutrii, se poate scrie expresia final a puteriiconsumate suplimentar de circuitul logic n regim de comutare:

2pCC UCfP = (1.11)

unde fc este numrul comutrilor pe secund.

Figura 1.5. Schema

echivalent a unui

circuit logic


11/162


- 11 -

Produsul dintre timpul de propagare tpi puterea medie consuamt de poarta logicPmreprezint factorul de calitate alPQ al respectivei pori logice. Acest parametru exprim sintetic

proprietile unei familii de circuite logice i el este un factor de merit cu ajutorul cruia se potface comparaii ntre diversele familii de pori logice.

1.3. Circuite logice n tehnologie bipolar

1.3.1. Familia TTL standard

Circuitele TTL (TransistorTransistorLogic logic tranzistor-tranzistor) sunt produse nmai multe serii, fiecare serie avnd un domeniu optim de utilizare: TTL (seria standard), HTTL(seria rapid), LPTTL (seria de mic putere), STTL (seria Schottky standard), LPSTTL (seriaSchottky de mic putere), TSL (seria porilor logice cu trei stri).

n figura 1.6 este prezentat schema electric a unui inversor TTL standard. Pentruanaliza proprietilor porii TTL se poate utiliza simulatorul SPICE care ofer multiple posibilitide studiu att n regim de curent continuu sau de curent alternativ ct i n regim tranzitoriu. n

acest scop PROGRAMUL 1.1 prezint programul scris pentru acest simulator. Acest programeste util i din cauz c prezint parametri tranzistoarelor i diodelor utilizate pentru poartalogic. Trebuie ns subliniat aici faptul c, aa cum se va arta mai trziu, simularea circuitelornumerice nu se bazeaz pe utilizarea unor astfel de scheme pentru porile logice. Schema

prezentat n figura 1.6 poate fi ns utilizat la simularea circuitelor electronice care conin attcircuite liniare ct i pori logice.

PROGRAMUL 1.1

.DC VIN 0 5 0.05

.TRAN 1NS 100NS

.MODEL DN D RS=40 TT=0.1NS CJO=0.9PF

.MODEL QND NPN BF=50+ RB=70 RC=40 CCS=2PF+ TF=0.1NS TR=10NS+ CJE=0.9PF CJC=1.5PF+ PC=0.85 VA=50.PRINT DC V(3) V(5).PRINT TRAN V(3) V(5)+ V(8)*ALIAS V(8)=VIN*ALIAS V(5)=VOUT.PRINT TRAN V(8) V(5)RS 1 8 50Q2 3 2 7 QNDQ3 6 3 4 QND

D1 4 5 DNQ4 5 7 0 QNDQ13 10 13 5 QNDRC3 6 11 100RC2 11 3 1.4KRE2 7 0 1KD2 10 9 DND3 9 0 DN

Q1QND

RS 50

Q2QND

Q3QND

D1DN

Q4QND

Q13QND

RC3100

RC21.4K

RE2

1K

D2DN

D3DN

RB14K

RB54K

VCC5

VINPULSE

V(8) VIN

V(5) VOUT

INVERSOR TTL SARCINA ACTIVA

2

12

18

3

7

6

4

5

10

13

11

9

Figura 1.6. Schema electric a inversorului TTL


12/162


- 12 -

RB1 11 12 4KRB5 11 13 4KVCC 11 0 5VIN 8 0 PULSE 0 3.5 1NS+ 1NS 1NS 40NSQ1 2 12 1 QND.END

Pentru simulare, la ieirea inversorului TTL a fost conectat sarcina activ format dinQ13, D2, D3 i RB5 care s permit testarea porii n regim dinamic.

Pentru a studia funcionarea circuitului din figura 1.6 presupunem mai nti c tensiuneade intrare VIN are valoarea corespunztoare nivelului logic 1 (2,4V). n aceste condiii

jonciunea emitor-baz a tranzistorului Q1 este polarizat invers i tranzistorul lucreaz nregiunea activ invers. Tranzistorul Q1 este proiectat s aib un factor de amplificare n curentinvers I


13/162


- 13 -

integrat, n locul tranzistoarelor Q1 i Q5 se folosete un singur tranzistor cu dou emitoare tranzistor multiemitor).

Circuitele TTL dau fronturi mici (cteva nanosecunde) din cauza crora pot apreaoscilaii parazite chiar dac firele de legtur ntre pori sunt scurte. Oscilaiile apar deoareceaceste conexiuni se comport ca linii de transmisie i sunt ncrcate pe sarcini neadaptate. Astfel,de exemplu, frontul posterior (tranziia din 1 logic n 0 logic la ieire) al porii care comand,

poate genera salturi negative mai mari de 2V la intrarea porilor comandate. Dac celelalte intrriale porii comandate se afl la +VCC atunci jonciunea emitor-baz corespunztoare se poatestrpunge atrgnd dup sine un consum suplimentar de curent i o cretere a zgomotului generat.Ca remediu se folosesc diode de limitare pe intrri (D4, D5) care mai nti limiteaz saltul negatival tensiunii la 0.7V -1,5V i apoi absorb suficient energie din semnalul aplicat la intrarempiedicnd apariia supracreterilor pozitive ce ar putea readuce ieirea porii ce comand lavaloarea de tensiune corespunztoare nivelului 1 logic.

Formele de und ale tensiunilor de intrare i ieire, explicative pentru funcionareacircuitului sunt prezentate n figura 1.10. Din aceast figur se constat c numai n situaia ncare ambele intrri au aplicate nivele de tensiune corespunztoare strii logice 1 ieirea are unnivel de tensiune corespunztor strii logice 0 ceea ce corespunde tabelului de adevr a funcieilogice I-NU.

Principalii parametri ai unei pori logice TTL din seria normal (standard) sunt dai ntabelul 1.2. Din cauz ci aceast serie se fabric n mai multe variante (pentru diferite condiiide funcionare n special n ceea ce privete domeniul temperaturilor de funcionare i altensiunilor de alimentare), acolo unde a fost cazul n tabel s-au prezentat mai multe valori.

Q1QND

RS1 50

Q2QND

Q3QND

D1DN

Q4QND

Q6QND

RC3100

RC21.4K

RE21K

D2DN

D3DN

RB14K

RB54K

VC5

VIN1PULSE

Q5QND

RS2 50

VIN2PULSE

D4DN

D5DN

V(15)VIN2

V(5) VOUT

NAND TTL SARCINA ACTIVA

V(8)VIN1

2

12

18

3

7

6

4

5

10

13

11

9

1415

Figura 1.9. Schema electronic a porii logice I-NU (NAND),tipic familiei TTL

Figura 1.10. Formele de und laintrare i ieire, corespunztoare

porii NAND


14/162


- 14 -

TABELUL 1.2.Caracteristici principale

Tensiunea de alimentare

VCC(V)

Gama temperaturilor de

funcionareSortanaFan-out

MIN. MAX.0oC +70oC

-55oC +125oC0oC +70oC

101010

4.754.504.50

5.255.505.50

Caracteristici electriceSimbol Parametri Condiii de test MIN. TIP. MAX. Uni-

ti1 2 3 4 5 6 7

VIH Tensiunea de intrare n starea1

VCCmin, VO< 0,4V 2 - - V

VIL Tensiunea de intrare n starea

0

VCCmin, VO> 2,4V - - 0.8 V

IIH Curent de intrare n starea 1 VCCmax, VI= 2,4V - - 40 AIIR Curent de intrare n starea 1 la

tensiune de intrare 5,5VVCCmax, VI< 5,5V - - 1 mA

-IIL Curent de intrare n starea 0 VCCmax, VI< 0,4V - - 1,6 mAVOH Tensiunea de ieire n starea 1 VCCmin, VO< 0,8V

-IO= 0,8 mA2,4 - - V

VOL Tensiunea de ieire n starea 0 VCCmin, VI< 2VIO= 16 mA

- - 0,4 V

18 - 55 mA-IOS Curent de scurtcircuit la ieire VCCmax, VI= 0V20 - 55 mA

ICCL Curent de alimentare pe capsul VCCmax, VI< 5,0V - 12 22 mA

ICCH Curent de alimentare pe capsul VCCmax, VI= 0V - 4 8 mA-VIK Tensiune pe diodele de limitare VCCmin, II= 10mA

TA= +25oC

- - 1,8 V

Caracteristici dinamicetpLH Timp de propagare la creterea

semnalului de ieire11 22 ns

tpHL Timp de propagare ladescreterea semnalului de ieire

CL=15pFRL=400 7 15 ns

1.3.2. Familia LPTTL (de mic putere)Poarta standard prezentat mai sus este de consum mediu (10 mW) i vitez medie (10

ns). Puterea disipat pe poart poate fi micorat pe seama creterii timpilor de propagarecrescnd valorile nominale ale rezistenelor din schema electric (figura 1.9) i, invers, micorndaceste valori crete viteza de lucru (scad timpii de propagare) mrindu-se n schimb putereadisipat pe poart.

Parametrii tipici ai porii TTL de putere redus (figura 1.11) sunt: puterea consumat: 1mW, timpul de propagare: 33 ns.

Structura porii TTL de putere redus este similar cu a porii TTL standard, reducerea


15/162


- 15 -

puterii consumate obinndu-se prin mrirea tuturor rezistenelor circuitului.Pentru simulare poate fi folosit

programul 1.1, evident cu introducereamodificrilor operate asupra circuitului

conform figurii 1.11.

1.3.3. Familia HTTL (rapid)Creterea vitezei de lucru a

porilor logice reprezint unul dinaspectele cele mai importante alediverselor soluii tehnologice aplicate laseria TTL. Din acest motiv exist maimulte variante tehnologice ale familieiTTL, aa cum s-a amintit mai sus, carese deosebesc prin compromisul realizatntre puterea disipat pe poarti timpulde propagare.

Schema electronic tipic a uneipori SI-NU din seria HTTL (notat uneori i TTL-H) este prezentat n figura 1.12. n aceastfigur se observ c tranzistorul Q3 din figura 1.9 a fost nlocuit cu un repetor pe emitor nmontaj de amplificator Darlington format din tranzistoarele Q3 i Q6. Jonciunea baz-emitor atranzistorului Q6 nde-plinete acelai rol ca dioda D1 din figura 1.9 i anume de a blocatranzistorul Q3 cnd tranzistorul Q4 conduce la satutraie. Grupul RE3, Q6 i Q3 formeaz ostructur Darlington care are o rezisten de ieire mai mic dect rezistena de ieire a circuituluistandard (fig. 1.9) i deci viteza de rspuns a porii va fi mai mare din cauz c orice capacitatecare ncarc aceast ieire va fi ncrcat mai rapid (vezi i paragraful 1.2.3). De asemenea, din

Q1QND

RS1 50

Q2QND

Q6QND

Q4QND

Q7QND

RC358

RC2760

RE2470

D2DN

D3DN

RB12.8K

RB54K

VCC5

VIN1PULSE

Q5QND

RS2 50

VIN2PULSE

D4DN

D5DN

V(15)VIN2

V(5) VOUT

V(8)VIN1

Q3QND

RE34K

2

12

18

3

7

6

4

5

10

13

11

9

1415

Figura 1.12. Schema electronic a porii I-NU n tehnologie HTTL

40K 20K

12K

x1

x2y

Fig. 1.11. Poart TTL de putere redus


16/162


- 16 -

schema prezentat n figura 1.12 se constat c tranzistorul Q3 nu se satureaz niciodat deoarecejonciunea sa colector-baz nu poate fi polarizat direct. Tensiunea colector-baz a tranzistoruluiQ3 este egal cu tensiunea colector-emitor a tranzistorului Q6 care este totdeauna pozitiv (chiari atunci cnd Q6 este saturat).

O alt observaie care trebuie fcut se refer la valorile rezistenelor din circuit care, aacum s-a artat, sunt mai mici n figura 1.12 fa de figura 1.9.

Pentru simulare poate fi folosit programul 1.1, evident cu introducerea modificriloroperate asupra circuitului conform figurii 1.12.

Parametrii familiei logice HTTL, diferii de cei prezentai n tabelul 1.2 sunt, aa cum erade ateptat, cei care se refer la consumul circuitului i la caracteristicile dinamice. n tabelul 1.3sunt prezentate numai mrimile care difer de cele date n tabelul 1.2.

TABELUL 1.3.Caracteristici electrice

Simbol Parametri Condiii de test MIN. TIP. MAX. Uniti1 2 3 4 5 6 7IIH Curent de intrare n starea

1VCCmax, VI= 2,4V - - 50 A

-IIL Curent de intrare n starea0

VCCmax, VI< 0,4V - - 2 mA

-IOS Curent de scurtcircuit laieire

VCCmax, VI= 0V 40 - 100 mA

ICCL Curent de alimentare pecapsul

VCCmax, VI< 5,0V - 26 40 mA

ICCH Curent de alimentare pecapsul

VCCmax, VI= 0V - 10 16,8 mA

Caracteristici dinamicetpLH Timp de propagare la

creterea semnalului de ieire5,9 12 ns

tpHL Timp de propagare ladescreterea semnalului deieire

CL=15pFRL=400 6,2 12 ns


17/162


- 17 -

1.3.4. Familia TTL Schottky

n cazul acestei subfamilii exist dou clase tehnologice i anume: circuite integrate TTLSchottky normale, compatibile cu circuitele TTL standard la nivelul sortanei (vezi paragraful1.2.2), notate de obicei cu STTL i circuite integrate TTL Schottky cu consum redus, notate de

obicei cu LPSTTL (Low Power Schottky) sau LSTTL i care nu mai sunt compatibile la nivelulsortanei cu circuitele TTL standard. Aceast subfamilie de circuite se caracterizeaz prin vitezde lucru mai ridicat dect circuitele TTL standard i consum mai redus (la circuitele LPSTTL).

Creterea vitezei de lucru se realizeaz pe dou ci i anume:

- reducerea duratei de via a purttorilor minoritari;- evitarea saturrii.

Reducerea duratei de via a purttorilor minoritari se realizeaz prin doparea siliciului cuaur. Doparea cu aur fiind neselectiv toate tranzistoarele din structur devin de comutaie, chiaricele care nu lucreaz la saturaie. Acest lucru se explic prin faptul c doparea cu aur duce lacreterea curentului de recombinare, ceea ce are ca efect micorarea factorului de amplificare ncurent al tranzistorului i deci micorarea timpului de comutare prin scderea timpului destocare.

Pentru evitarea saturrii tranzistoarelor din structura porii logice se folosesc diode

Schottky conectate ntre colectorul i baza fiecrui tranzistor, astfel nct aceste diode s sedeschid cnd jonciunea colector-baz a tranzistorului respectiv este polarizat direct.Reamintim faptul c dioda Schottky se bazeaz pe jonciunea format la contactul metal-semi-conductor extrinsec (spre exemplu aluminiu cu siliciu impurificat cu impuriti donoare),

jonciune care are tensiunea de deschidere mai mic dect cea a unei jonciuni semi-conductoarepn iar conducia n dioda Schottky bazndu-se pe purttori majoritari, nu apare sarcin stocatideci timpii de comutare sunt extrem de mici. n acest fel, la polarizarea direct a jonciunii

QL2QND

RL28K

Q5QND

DC5 D2

Q6QND

RC4 60

Q4QND

DC4 D2

RB215K

RK1K

QEQND

D1D2

D12D2

D2D2

RC310

Q3QND

RS2 50

DC3 D2

RL18.75K

DLD2

RC230

Q2QND

RE1600

DE1D2

DC2 D2

RC1 60

Q1QND

DC1 D2

RB115K

VLOA5V

V25V

V3PULSE

RE2600

DE2D2

V(25)VIN

V(2) VOUT

R1420K

1

2

6

4

3

5

7

14

8

17

9

10

11

15

13

20

18

19

22

12

23

24

25

21

Figura 1.13. Schema electronic utilizat pentru simularea unei pori STTL


18/162


- 18 -

colector baz a tranzistorului, dioda Schottky se deschide mpiedicnd intrarea n saturaie atranzistorului.

Schema electric utilizat pentru simularea unei pori logice n tehnologie STTL esteprezentat n figura 1.13, programul de simulare este programul 1.2 iar rezultatul simulrii este

dat n figura 1.14.

PROGRAMUL 1.2

.TRAN 0.1NS 150NS

.MODEL D2 D RS=15 CJO=0.2PF IS=5E-10

.MODEL QND NPN BF=50 RB=70 RC=40 CCS=2PF TF=0.1NS TR=10NS+ CJE=0.9PF CJC=1.5PF PC=0.85 VA=50*ALIAS V(25)=VIN*ALIAS V(2)=VOUT.PRINT TRAN V(25) V(2)RL2 1 6 8KQ5 2 4 3 QND

DC5 4 2 D2Q6 3 3 0 QNDRC4 4 5 60Q4 5 7 14 QNDDC4 7 5 D2RB2 7 6 15KRK 16 8 1KQE 8 17 9 QNDD1 9 10 D2D12 10 11 D2D2 11 15 D2RC3 15 13 10Q3 13 20 0 QND

RS2 15 14 50DC3 20 13 D2RL1 16 17 8.75KDL 17 18 D2RC2 18 19 30Q2 19 22 20 QNDRE1 20 12 600DE1 12 0 D2DC2 22 19 D2RC1 22 23 60Q1 23 24 25 QNDDC1 24 23 D2RB1 16 24 15KVLOAD 6 0 5V

V2 16 0 5VV3 25 0 PULSE+ 1.09 1.1 10NS 5NS 5NS + 70NSRE2 3 21 600DE2 21 0 D2R14 2 0 20KQL2 1 1 2 QND.END

1

2

20.0N 60.0N 100N 140N 180N

WFM.2 VOUT vs. TIME in Secs

1.09

1.09

1.09

1.09

1.09

VOUTinVolts

1.10

1.10

1.09

1.09

1.09

VIN

inVolts

Figura 1.14. Rezultatul simulrii comutrii porii TTL-S


19/162


- 19 -

Schema utilizat n figura 1.13 are un caracter teoretic i permite studiul prin simularea proprietilor porilor logice de tip STTL. n realitate pentru realizarea unei astfel de porisunt utilizate tranzistoare Schottky a crui schemechivalent este prezentat n figura 1.15.a iar

simbolul n figura 1.15.b.n cazul seriei LPSTTL reducerea puterii

consumate se obine prin mrirea tuturorrezistenelor circuitului, desigur n detrimentultimpului de propagare.

Seria STTL are parametri similari cu ceiprezentai n tabelul 1.2 cu deosebirea c timpulde propagare este de aproximativ 3 ns iar putereadisipat pe poarta fundamental este de 22 mW. Pentru seria LPSTTL principalii parametriisunt dai n tabelul 1.4.

TABELUL 1.4.Caracteristici electrice

Simbol Parametri Condiii de test MIN. TIP. MAX. Uniti1 2 3 4 5 6 7

VIH Tensiunea de intrare nstarea 1

VCCmin, VO< 0,4V 2 - - V

VIL Tensiunea de intrare nstarea 0

VCCmin, VO> VOHmin - - 0.8 V

IIH Curent de intrare n starea1

VCCmax, VI= 2,7V - - 20 A

IIR Curent de intrare n starea

1 la tensiune de intrare5,5V

VCCmax, VI = 7V - - 0,1 mA


VCCmax, VI = 0,4V - - 0,4 mA

VOH Tensiunea de ieire nstarea 1

VCCmin, VI = VILmax-IO= 0,4 mA

2,7 - - V

VOL Tensiunea de ieire nstarea 0

VCCmin, VI = 2VIO= 4 mA

- - 0,4 V


VCCmax, VI= 0V 15 - 100 mA

ICCL Curent de alimentare pe

capsul

VCCmax, VI = 4,5V - 2,4 4,4 mA


VCCmax, VI = 0V - 0,8 1,6 mA

-VIK Tensiune pe diodele delimitare

VCCmin, -II= 18mATA= +25

oC- - 1,5 V

TS

b.

C

E

B

DS

TB

a.

Figura 1.15. Tranzistorul Schottky


20/162


- 20 -

TABELUL 1.4. (continuare)Caracteristici dinamice

1 2 3 4 5 6 7

tpLH Timp de propagare lacreterea semnalului deieire

9 15 ns


CL=15pFRL=2k

10 15 ns

1.3.5. Familia HLL (logica

cu nivele mari)

Circuitele integratelogice HLL (High Logic Level)

sunt realizate n tehnologiebipolar i sunt derivate dinfamilia circuitelor logice DTL(Diode Transistor Logic) acror poart logicfundamental este construit cudiode i tranzistoare. Principalacaracteristic a acestei familiide circuite integrate logice estereprezentat de imunitatearidicat la perturbaiileelectrice.

Mrirea imunitii laperturbaii a unui circuit logic poate firealizat pe dou ci:

- mrirea tensiunii dealimentare acircuitului ideplasarea zonei detranziie la jumtateaacestui interval;

- realizarea unui ciclude histerezis, careduce la mrirealungimii orizontale acaracteristicii detransfer.

Primul procedeu este caracteristicfamiliilor de circuite logice cu imunitate ridicat la perturbaii. Al doilea procedeu seutilizeaz n cadrul familiilor de circuite logice din seria normal, care conin triggere Schmitt

DZBZX796V2

D2 DN D3 DN D4 DN

R13K

Q1QND

Q2QND

D5DN

Q3

QND

R3500

R49K

R510K

V(7)VIN

V(13)VOUT

VCC15

INULSE

RSARCINA10K

4

317 2

11

13

14

8

Figura 1.16. Schema electric a porii inversoare n tehnologie

HLL

1

2.00 6.00 10.00 14.0 18.0

WFM.1 VOUT vs. VIN in Volts

14.0

10.00

6.00

2.00

-2.00

VOUTinVolts

Figura 1.17. Caracteristica de transfer a inversorului

HLL


21/162


- 21 -

integrate, ce se introduc n sistemele numerice n locurile unde acioneaz perturbaiiimportante.

n schema din figura 1.16 este prezentat poarta fundamental a familiei logice HLL.Pentru simulare s-a folosit programul 1.3. Cu ajutorul programului de simulare se poate

obine att caracteristica de transfer a porii (utiliznd comanda .DC) ct i viteza de rspuns aacesteia (utiliznd comanda .TRAN).

n schema din figura 1.16, dioda zener DZ introduce o deplasare de nivel deaproximativ 6V. n felul acesta se obine deplasarea dorit a zonei de tranziie a caracteristiciide transfer a circuitului logic i creterea corespunztoare a imunitii la perturbaii. Trebuie

fcut ns observaia c ridicareaimunitii la perturbaii se face ndetrimentul altor parametri ai poriilogice.

Caracteristica de transfer ainversorului HLL este prezentat nfigura 1.17; este interesant s se fac ocomparaie ntre aceast caracteristicicea prezentat n figura 1.7 pentruinversorul TTL standard. Din figura 1.17se observ faptul c nivelele logice decomutare a porii HLL sunt mult maimari dect n cazul porii TTL.Rezultatul simulrii n ceea ce priveteviteza de comutaie este prezentat nfigura 1.18 unde primul graficcorespunde semnalului de intrare iar cel

de-al doilea semnalului de ieire.

PROGRAMUL 1.3.

*INCLUDE DIODE.LIB.DC VIN 0 15 0.15.TRAN 1NS 1US.PRINT TRAN V(7) V(13).PRINT DC V(13).MODEL DN D RS=40 TT=0.1NS+ CJO=0.9PF.MODEL QND NPN BF=50 RB=70 RC=40+ CCS=2PF TF=0.1NS TR=10NS+ CJE=0.9PF CJC=1.5PF PC=0.85 VA=50

*ALIAS V(7)=VIN*ALIAS V(13)=VOUTD2 1 7 DND3 2 1 DND4 3 2 DNR1 4 11 3KR2 11 0 6KQ1 13 4 11 QND

2

1

100.0N 300N 500N 700N 900N

WFM.1 VIN vs. TIME in Secs

8.05

4.05

51.3M

-3.95

-7.95

VIN

inVolts

39.0

29.0

19.0

9.00

-1.00

VOU

TinVolts

Figura 1.18. Formele de und corespunztoarecomportrii dinamice pentru o poart HLL


22/162


- 22 -

Q2 14 11 0 QNDD5 13 14 DNQ3 8 14 13 QNDR3 8 9 500R4 14 9 9KR5 3 9 10KVCC 9 0 15VIN 7 0 PULSE+ 0 9 100NS 1NS 1NS 400NSRSARCINA 13 0 10KDZ 4 3 BZX796V2.END

Schema utilizat pentru poarta I-NU n tehnologie HLL este prezentat n figura1.19. Dac pe cele dou intrri se aplic semnale corespunztoare curbelor 1 i 2 (figura 1.20)atunci la ieire se obine un semnal corespunztor curbei 3 care respect tabelul de adevr afunciei logice I-NU.

Principalii parametri ai unei pori logice HLL sunt prezentai n tabelul 1.5.

TABELUL 1.5.Caracteristici principale

Tensiunea de alimentare

VCC(V)

Gama temperaturilor de

funcionareSortanaFan-out

MIN. MAX.0oC +70oC

-25oC +85oC1010

13,513,5

1717

Caracteristici electriceSimbol Parametri Condiii de test MIN. TIP. MAX. Uniti

1 2 3 4 5 6 7

VIH Tensiunea de intrare nstarea 1

VCCmin, VO< 1,7VIO = 18 mA

7,5 - - V

DZBZX796V2

D2 DN D3 DN D4 DN

D1 DN

R13K

Q1QND

Q2QND

D5DN

Q3QND

R3500

R49K

R510K

V(6)VIN1

V(7)VIN2

V(13)VOU

VCC15

VIN2PULSE

IN1PULSE

R610K

4

317 2

6

11

13

14

8

9

Fi ura 1.19. Poarta I-NU n tehnolo ie HLL

3

2

1

100.0N 300N 500N 700N 900N

WFM.1 VIN1 vs. TIME in Secs

10.00

0

-10.00

-20.0

-30.0

VIN1inVolts

25.0

15.0

5.00

-5.00

-15.0

VIN2inVolts

Figura 1.20. Formele de und alesemnalelor la intrrile i ieirea

circuitului NAND


23/162


- 23 -

TABELUL 1.5. (continuare)1 2 3 4 5 6 7

VIL Tensiunea de intrare nstarea 0

VCCmin, VO> 12VIO = 0,1 mA

- - 4,5 V

IIH Curent de intrare n starea1

VCCmax, VI= 17VIO = 0 mA

- - 1 A


VCCmax, VI = 1,7VIO = 0 mA

- - 1,8 mA

VOH Tensiunea de ieire nstarea 1

VCCmin, VILIO= 0,1 mA

12 - - V

VOL Tensiunea de ieire nstarea 0

VCCmax, VIHIO= 18 mA

- - 1,7 V


VCCmax, VI = 0VVO = 0V

15 - 60 mA

ICCL Curent de alimentare pe

capsul

VCCmax, VI = 17VIO = 0

- - 16 mA


VCCmax, VI = 0VIO = 0

- - 8,4 mA

Caracteristici dinamicetpLH Timp de propagare la

creterea semnalului deieire

175 ns


CL=10pF

175 ns

1.3.6. Familia ECL

Tehnologia ECL (Emitter Coupled Logic) permite obinerea circuitelor logiceultrarapide cu timpi de propagare extrem de redui de ordinul 1...4 ns n detrimentul unuiconsum de putere relativ ridicat i odiferen mic de tensiune ntrenivelele logice. Aceste particularitiau condus la utilizarea pe scar mairedus a acestui tip de circuiteintegrate, n special n aplicaiile careimpun viteze de lucru foarte ridicate.

Tipmul de propagare redus sedatoreaz funcionrii nesaturate a

tranzistoarelor ce compun poarta logici saltului de amplitudine mic atensiunii de ieire.

Aa cum s-a artat i lacelelalte tipuri de tehnologii utilizate,

preul pltit pentru creterea vitezeieste scderea imunitii la perturbaii i creterea consumului de putere pe poart.

Q1QSTD

Q2QSTD

R1100K

R210K

R310K

Q3QSTD

R4100

V(4)VOUT

VEE6

VBB1.7

VINPULSE

V(5)VIN

2

5

1

3

7 4

Figura 1.21. Schema electronic de principiu a uneipori logice ECL


24/162


- 24 -

Schema electric simplificat a unei pori ECL este prezentat n figura 1.21. naceast figur se observ cele trei grupe de circuite care formeaza poarta ECL:

amplificatorul diferenial de intrare format din tranzistoarele Q1 i Q2; circuitul de polarizare VBB;

repetorul pe emitor realizat cu tranzistorul Q3.La acest circuit nivelurile de tensiune difer puin ntre ele (saltul de tensiune tipic

fiind de 0,8V) iar principiul de funcionare se refer la comutarea de la tranzistorul Q1 la Q2sau invers a unui curent practic constant (curentul prin rezistena R1); din acest motiv acestecircuite se mai numesc i circuite logice cu comutare n curent.

n figura 1.21, dac tensiunea de intrare VIN este mai mic dect tensiunea dereferin VBB atunci tranzistorul Q1 este blocat iar Q2 conduce iar prin rezistena R1 trece uncurent cu valoarea IO. Valorile R1, R3 i VBB sunt astfel alese nct tranzistorul Q2 s se aflen regiunea activ normal el funcionnd n clas A. Atunci cnd VIN=VBB atunci prin celedou tranzistoare circul acelai curent (egal cu IO/2). Creterea tensiunii VIN duce lacreterea tensiunii pe rezistena R1 deoarece:

1BE1RVVINV = (1.12)

unde VBE1 poate fi considerat practic constant.Rezult c la un moment dat tranzistorul Q2 se va

bloca din cauza tensiunii VBE2 care se micoreaziea la creterea tensiunii VIN. Practic la un momentdat Q1 ncepe s conduc n regiunea activnormal iar Q2 se blocheaz ceea ce nseamn cse produce o comutare a curentului de pe Q2 peQ1. Caracteristica de transfer a porii este

prezentat n figura 1.22.

De asemenea din figura 1.21 se remarcfaptul c este foarte simpl introducerea unei ieirisuplimentare care s reprezinte valoarea logicnegat a ieirii care deja este desenat prinadugarea unui repetor pe emitor suplimentarconectat n colectorul tranzistorului Q1.

Poarta fundamental a familiei ECL realizeaz funcia SAU (SAU-NU) din cauz cobinerea funciei sau se face foarte simplu prin conectarea n paralel a mai multortranzistoare n locul tranzistorului Q1 aa cum este artat n figura 1.23.

n figura 1.23 tranzistoarele Q2 i Q9 reprezint cele dou intrri ale porii logice, Q10mpreun cu R15, R16, R17, D3 i D4 formeaz referina de ieire iar Q8 ieirea SAU i Q7ieirea SAU-NU. Din schem se mai observ faptul c circuitul de mas este reprezentat de

borna pozitiv a sursei de alimentare (adic rezistenele cin colectorul tranzistoarelor suntconectate la mas).

NOT|: Din cauza modului de simbolizare a sursei de tensiune n simulatorul SPICE, nschema din figura 1.23 borna pozitiv a sursei pare conectat n emitorul tranzistoarelor. Dacne uitm ns la valoarea sursei (de exemplu V4=-4V) i la notaia folosit n programul 1.4ne dm seama c de fapt borna la mas este borna pozitiv a sursei.

1

1.00 3.00 5.00 7.00 9.00


1.81

1.80

1.79

1.78

1.77

VOUTinVolts

Figura 1.22. Caracteristica de transfer a

unei pori logice ECL


25/162


- 25 -

Acest mod de conectare a circuitului de mas (diferit de cel obinuit) va fi explicat n

continuare. Sursa de alimentare alimenteaz simultan mai multe pori logice care comutiale cror comutaii pot produce cureni tranzitorii. Curenii tranzitorii creaz pe inductane sauchiar pe impedana finit a sursei de alimentare nite tensiuni care sunt echivalente cunserierea cu sursa de alimentare a unei tensiuni perturbatoare. Pentru atenuarea efectuluiacestor tensiuni perturbatoare asupra circuitelor logice circuitul de mas trebuie format la

borna pozitiv a sursei de alimentare. Un alt motiv pentru care se adopt circuitul de mas laborna pozitiv a sursei de alimentare este protecia la scurtcircuit a tranzistoarelor de ieire.Din figura 1.23 se vede c un scurtcircuit la mas a uneia din ieiri nu poate duce ladistrugerea tranzistorului de ieire, sursa debitnd pe o rezisten egal cu R8 sau R9.

Programul de simulare a circuitului din figura 1.23 este programul 1.4, rezultatulsimulrii fiind prezentat n figura 1.24.

PROGRAMUL 1.4.

.TRAN 0.2MS 20MS

.MODEL QSTD NPN IS=1E-16 BF=50 BR=0.1 RB=50 RC=10 TF=0.12NS+ TR=5NS CJE=0.4PF PE=0.8 ME=0.4 CJC=0.5PF PC=0.8 MC=0.333+ CCS=1PF VA=50.MODEL DN D RS=40+ TT=0.1NS+ CJO=0.9PF*ALIAS V(6)=VIN2*ALIAS V(11)=NVOUT*ALIAS V(15)=VOUT*ALIAS V(8)=VIN1.PRINT TRAN V(6)+ V(11)V(15)V(8)Q2 5 9 1 QSTDRC1 2 0 80RC2 5 0 135RIN2 7 6 50RE 1 13 340

Q1QSTD

Q2QSTD

RC180

RC2135

RIN250

RE340

Q7QSTD

Q8QSTD

V2PULSE

R680 R7

80

R8125 R9

125

C25P

C35P

V(6)VIN2

V(11) NVOUT

V(15) VOUT

V4-5

Q9QSTD

RIN150V6

PULSE

V(8)VIN1

R15

Q10QSTD

D3DN

D4DN

R16 15

R17 350

2

7

1

5

9

6

13

11 15

3

8

4

14 10

Figura 1.23. Poarta SAU (SAU-NU) n tehnologie ECL


26/162


- 26 -

Q7 0 2 11 QSTDQ8 0 5 15 QSTDV2 13 6+ PULSE -1.0 -1.8+ 5MS 1NS 1NS 10MSR6 0 15 80R7 0 11 80R8 15 13 125R9 11 13 125C2 0 15 5PC3 0 11 5PV4 13 0 -5Q9 2 3 1 QSTDRIN1 8 3 50V6 13 8 PULSE+ -1.0 -1.8 0+ 1NS 1NS 10MSR15 9 13

Q10 0 4 9 QSTDD3 4 14 DND4 14 10 DNR16 10 13 15R17 4 0 350Q1 2 7 1 QSTD.END

Este demn de remarcat faptul c circuitul din figura 1.23 realizeaz la ieire funciile logiceSAU i SAU-NU n logic pozitiv sau funciile I i I-NU n logic negativ.

1.3.7. Circuite integrate logice I2L

Circuitele n tehnologia I2L (IntegratedInjection Logic Logica integrat de injecie) datoritavantajelor pe care le aduc i anume: vitez de lucrucomparabil cu circuitele construite n tehnologie

bipolar, densitate de integrare a componentelor mare(n unele situaii mai mare dect cea permis detehnologia MOS), putere consumat sczut(comparabil cu cea a circuitelor n tehnologie

CMOS) i capacitate la ieire foarte mic, au dus ladezvoltarea unor componente cu funcii complexe largutilizate n tehnica digital.

Schema electric de principiu a unei pori n tehnologie I2L (sau IIL) este prezentat nfigura 1.25.

1

2

3

4

2.00M 6.00M 10.0M 14.0M 18.0M

WFM.4 NVOUT vs. TIME in Secs

-240M

-440M

-640M

-840M

-1.04

NVOUTinVolts

-500M

-700M

-900M

-1.10

-1.30

VOUTinVolts

Figura 1.24. Rezultatul simulrii circuitului din figura 1.23.Curbele 1 i 2 reprezint semnalele de intrare, curba 3 funcia SAU iar

curba 4 funcia SAU-NU

Q1

V(7) Y1

V(2) Y2

Q2

VCC

X

Figura 1.25. Schema de principiu a

inversorului I2L


27/162


- 27 -

Acest schem foarte simpl explic posibilitatea de integrare pe scar larg (LSI) acircuitelor. Elementul logic este reprezentat de tranzistorul multicolector Q2, tranzistorul Q1avnd rolul de generator de curent constant.

Intrarea (X) a inversorului

este chiar baza tranzistorului Q2 iarieirile (Y1, Y2) reprezintcolectoarele n gol ale aceluiaitranzistor. Evident c pentrufuncionarea corect a circuitului

pe ieiri trebuie conectate sarcinicorespunztoare.

Dac pe intrarea X acircuitului se aplic o tensiuneegal cu zero (zero logic) atuncicurentul furnizat de tranzistorul Q1este dirijat la mas iar tranzistorulQ2 se blocheaz, ieirile Y1i Y2fiind n starea unu logic. Cnd peintrare se aplic valoarea 1 logic(intrarea X n aer sau se aplic o

tensiune de 0,4 ... 0,8V) atunci tranzistorul Q2 conduce ieirea circuitului fiind n starea zerologic. Tensiunea de alimentare i nivelele logice au valori foarte mici n comparaie cu porilelogice construite n alte tehnologii. Astfel, dac VCC=1,5V, atunci tensiunea corespunztoarenivelului logic zero, VL < 20mV iar tensiunea corespunztoare nivelului logic unu VH = 0,4 ...0,8V.

Schema utilizat pentru simularea porii inversoare este prezentat n figura 1.26 iarprogramul de simulare este programul 1.5.

Q1QPD

Q2QND

Q3QND

VCC1.5V

V(3) VOUT1V(4) VOUT2

VIN1.5V

R11K

R21K

V(2) VIN2

6

4 3

Figura 1.26. Circuitul utilizat pentru simularea funcionriiinversorului I

2L

1

200M 600M 1.00 1.40 1.80

WFM.1 VOUT1 vs. VIN in Volts

1.60

1.20

800M

400M

0

VOUT1inVolts

Figura 1.27. Caracteristica de transfer a porii

inversoare n tehnologie I2L

1

2

10.0N 30.0N 50.0N 70.0N 90.0N

WFM.2 VOUT1 vs. TIME in Secs

3.50

2.50

1.50

500M

-500M

VOUT1inVolts

1.50

500M

-500M

-1.50

-2.50

VIN

inVolts

Figura 1.28. Comportarea dinamic a porii

inversoare n tehnologie I2L


28/162


- 28 -

PROGRAMUL 1.5

.MODEL QND NPN BF=50 RB=70 RC=40 CCS=2PF TF=0.1NS TR=10NS+ CJE=0.9PF CJC=1.5PF PC=0.85 VA=50

.MODEL QPD PNP BF=50 RB=70 RC=40 CCS=2PF TF=0.1NS TR=10NS+ CJE=0.9PF CJC=1.5PF PC=0.85 VA=50

.DC VIN 0 1.5 0.05

.PRINT DC V(3) V(4)

.TRAN 1NS 100NS

.PRINT TRAN V(2) V(3) V(4)*ALIAS V(3)=VOUT1*ALIAS V(4)=VOUT2*ALIAS V(2)=VINQ2 4 2 0 QNDQ3 3 2 0 QNDVCC 6 0 1.5VVIN 2 0 1.5V PULSE 0 1.5 10N 1N 1N 50NR1 6 4 1K

R2 6 3 1KQ1 2 0 6 QPD.END

Tranzistorul multicolector Q2 din figura 1.25 a fost nlocuit n schema de simulare (figura1.26) cu tranzistoarele Q2 i Q3. De asemenea rezistoarele R1 i R2 au fost adugate pentru aasigura sarcina pe ieirile inversorului. Rezultatele simulrii sunt prezentate n figurile 1.27 i1.28. Astfel n figura 1.27 este prezentat caracteristica de transfer a porii inversoare iar nfigura 1.28 comportarea dinamic.

n figura 1.28, prima curb (1) reprezint tensiunea de intrare iar cea de-a douatensiunea de ieire.

Operatorii I-NU (NAND) i SAU (OR) derivai din poarta logic prezentat n figura

1.25 au schemele de principiu date n figurile 1.29 i respectiv 1.30.Operatorul I-NU din figura 1.29 se deosebete de inversor doar prin prezena a dou

borne de intrare. Dac una sau ambele intrri (X1, X2) sunt aduse n zero logic atunci ieireava avea starea unu logic din cauz c tranzistorul Q2 este blocat aa cum s-a artat mai sus.Dac ambele intrri X1i X2 sunt n starea unu logic atunci tranzistorul Q2 este saturat iarieirea se va gsi n starea zero logic. Aa cum se va arta mai trziu, acest mod de conectarea celor dou intrri, presupune ca circuitele de comand ale acestora s permit realizareafunciilor logice cablate.

Funcionarea circuitului SAU din figura 1.30 este i ea uor de neles dac observmc la intrrile unui circuit I-NU s-au conectat dou inversoare. Conform teoremei lui DeMorgan rezult c funcia circuitului obinut este SAU.

Circuitele realizate n aceast tehnologie prezint avantaje care le fac apte pentrurealizarea unor circuite integrate pe scar larg cum sunt memoriile, microprocesoarele, etc.Ele sunt utilizate pe scar larg n realizarea bunurilor de larg consum din cauz c pot fialimentate la tensiuni mici (pn la 1,5V) i au un consum redus.


29/162


- 29 -

Principalele avantaje prezentate de circuitele logice realizate n tehnologie I2L sunt:

prezint o excursie mic a tensiunii pentru nivelele logice (


30/162


- 30 -

1.4. Circuite integrate logice n tehnologie MOS (unipolar)

Circuitele integrate logice n tehnologie MOSpresupun utilizarea tranzistoarelor cu efect de cmp

cu poart izolat (Metal Oxide Semiconductor) cucanal n sau p. Aceast tehnologie st la bazacircuitelor integrate pe scar larg (LSI Large ScaleIntegration) sau foarte larg (VLSI Very LargeScale Integration). n funcie de tipul canaluluitranzistorului cu efect de cmp exist la ora actualmai multe tehnologii (tabelul 1.1) derivate dinnecesitile de integrare i performan ale circuitelorrealizate.

Principalele avantaje prezentate de tehnologiaMOS sunt:

tehnologia permite obinereaunui grad nalt de integrare; puterea consumat de la sursele

de alimentare este redus; proces de fabricaie simplu; costuri reduse;

iar dintre principalele dezavantaje putem aminti: viteze medii de comutare; putere redus la ieirea porii; tehnologia nu este indicat n cazul

funciilor analogice.

Dintre tendinele dedezvoltare ale acestei tehnologiisunt remarcabile rezultateleobinute n domeniul circuitelorcuplate prin sarcin (CCD Charge Coupled Devices), ndomeniul circuitelor NMOS(nitride/oxide gate insulation) saua biocircuitelor.

n construcia porilorlogice n tehnologie MOSrezistenele de sarcin suntreprezentate tot de tranzistoareMOS care permit realizarea unorrezistene active de valori ridicate(ceea ce este de regul dificil n

Vin

Vout

+VDD

Vin

Vout

+VDD

a) b)

t

Figura 1.31. Realizarea sarcinilor

active cu tranzistoare MOS

M2TMN2

M1TMN1

VDD10

VINPULSE

Figura 1.32. Inversorul MOS

Figura 1.33. Caracteristica de transfer a inversorului MOS


31/162


- 31 -

tehnologia bipolar). Exist dou posibiliti de utilizare a tranzistorului MOS n calitate derezisten activ: prin legarea porii la sursa de alimentare, caz n care rezistena intervine numai atunci cnd

tranzistorul MOS activ legat n serie cu rezistena activ conduce (fig. 1.31.a);

prin comandarea porii tranzistorului MOS folosit ca rezisten activ (fig. 1.31.b), caz n careaceast rezisten intervine doar pe durata impulsului de tact t.

n figura 1.32. este prezentat un inversor MOS static. Tranzistorul amplificator (driver)M1 i tranzistorul sarcin M2 sunt alimentate n permanen. Tranzistorul M1 funcioneazntotdeauna n regim de mbogire deoarece este mai convenabil ca el s fie blocat cndtensiunea pe poarta sa este sub tensiunea de prag. Tranzistorul de sarcin M2 poate funciona ngeneral att n regim de mbogire ct i n regim de srcire. Programul de simularecorespunztor inversorului MOS staticeste programul 1.6.

PROGRAMUL 1.6

.DC VIN 0 10 0.05

.TRAN 1NS 100NS

.MODEL TMN1 NMOS (LEVEL=1 VTO=3 KP=6.25M GAMMA=.868+ PHI=.75 LAMBDA=39M RD=0.5 RS=0.5 IS=25F PB=.8 MJ=.46+ CBD=2.98P CBS=3.75P CGSO=2.4N CGDO=2N CGBO=20.6N).MODEL TMN2 NMOS (LEVEL=1 VTO=3 KP=6.25M GAMMA=.868+ PHI=.75 LAMBDA=39M RD=300 RS=300 IS=25F PB=.8 MJ=.46+ CBD=2.98P CBS=3.75P CGSO=2.4N CGDO=2N CGBO=20.6N).PRINT TRAN V(1) V(4).PRINT DC V(1)*ALIAS V(1)=VOUTM1 1 4 0 2 TMN1VDD 5 0 10

VIN 4 0 PULSE 0 10 1N 1N 1N 40NM2 5 5 1 3 TMN2.END

Caracteristica de transfer, obinut n urmasimulrii (analiza n curent continuu, comandaDC) este prezentat n figura 1.33. Pe aceastcaracterteristic sunt definite punctele statice defuncionare ale porii A i B, care n logica

pozitiv corespund valorilor logice unu irespectiv zero. De asemenea pe figur suntmarcate marginile de zgomot MLi MH.

Pentru analiza caracteristicii de transfertrebuie observat faptul c tensiunea de prag atranzistoarelor MOS cu canal indus n, M1 i M2este de 3 voli (VTO=3.0 n descrierea modeluluidin programul 1.6) ceea ce nseamn ctranzistorul M1 ncepe s se deschid pentrutensiuni la intrare mai mari dect aceast tensiune.

1

2

10.0N 30.0N 50.0N 70.0N 90.0N


16.0

12.0

8.00

4.00

0

VOUTinVolts

15.0

5.00

-5.00

-15.0

-25.0

V(4)inVolts

1.34. Comportarea dinamic a inversoruluiMOS


32/162


- 32 -

Tranzistorul M2 este n regiunea de saturaie (funcionnd ca generator de curent) din cauz cgrila acestuia este legat la tensiunea de alimentare VDD. Fiind vorba de un inversor, dac laintrare se aplic tensiunea VOL atunci la ieire vom obine tensiunea VOHi reciproc, aplicareaunei tensiuni VOH la intrare duce la obinerea unei tensiuni VOL la ieire. Aa cum este normal,

circuitul inversor va fi comandat pe intrare de un circuit de aceeai natur (din aceeai familie), idin acest motiv putem defini pe figura 1.33 care reprezint caracteristica de transfer a

inversorului, obinut prin simulareacircuitului din figura 1.32 cu ajutorul

programului 1.6, nivelele tensiunilorlogice VILmin, VILmax, VIHmin, VIHmax,VOLmin, VOLmax, VOhmin i VOHmax.Dreptele 1 i 2 din figura 1.33 cu pantaegal cu 1 definesc pe caracteristica detransfer regiunea de tranziie ntre stri.n acest fel se obin marginile dezgomot MLi MH (relaia 1.3 paragraful1.2.1).

Rezultatul simulrii pentrucomportarea dinamic a porii este

prezentat n figura 1.34. Deitranzistorul MOS intrinsec comutrapid (sunt dispozitive ce funcioneazcu purttori majoritari) i au timpi decomutare intrinseci mici (de ordinul aunei nanosecunde), viteza de comutarese reduce cu aproximativ trei ordine demrime din cauza capacitii

echivalente la ieirea porii logice.Aceast capacitate este format dincapacitatea de ieire a porii logice icapacitile de intrare a porilorcomandate.

Proprietile deosebite aletranzistoarelor MOS: impedan deintrare ridicat, rezisten sczut acanalului n situaia n care acesta estecomplet deschis i rezisten ridicat acanalului n starea blocat, permite omare flexibilitate n realizarea funciilor

logice comparativ cu tehnologiabipolar. Astfel, pot fi realizate simplufuncii de multiplexare idemultiplexare, registre de deplasare,

memorii, numrtoare, linii de ntrziere, etc. cu parametri i funcionalitate mult superioare. Estede remarcat aici posibilitatea obinerii att a porilor statice ct i a celor dinamice.

Porile logice prezentate pn acum sunt pori logice statice i se caracterizeaz prin aceea

M2TMN2

M1TMN1

V(1) VOU

VDD10

M3TMN1

V3PULSE

VIN

CG0.01P

RG

10G

Fig. 1.35. Poarta de transmisie

1

2

3

10.0M 30.0M 50.0M 70.0M 90.0M


40.0

30.0

20.0

10.00

0

VOUTinVolts

23.0

13.0

3.00

-7.00

-17.0

V(8)inVolts

Fig. 1.36. Comportarea porii de transmisie la aplicareaunui singur impuls de tact

1. Impulsul de tact (V3). 2. Tensiunea pe condensatorul

CG. 3. Tensiunea la ieirea inversorului.


33/162


- 33 -

c starea ieirii porii logice se menine neschimbat att timp ct starea logic a intrrilor rmneneschimbat i se menine tensiunea de alimentare. n cazul porilor logice dinamice acestecondiii nu mai sunt suficiente, fiind necesar remprosptarea periodic a informaiei. Pentru aexemplifica acest lucru se va prezenta n continuare poarta de transmisie.

Schema electric a porii de transmisie este prezentat n figura 1.35. Aceast poart estealctuit n esen dintr-un inversor MOS static (tranzistoarele M1 i M2) ce are pe intrarecondensatorul CG i comutatorul M3 prin intermediul cruia se aplic tensiunea de intrare VIN.Pe poarta tranzistorului M3 se aplic impulsuri de tact de la sursa V3. Rezistena RG a fostintrodus n scopul de a permite modificarea curentului de descrcare a condensatorului CG naa fel nct s se poat simula rezistena de izolaie fa de substrat.

Pentru a inelege funcionarea porii de transmisie vom aplica pe poarta tranzistorului M3un singur impuls aa cum se aratn figura 1.36. La aplicareaimpulsului tranzistorul M3 sedeschide iar tensiunea de intrareV3 se aplic la intrareainversorului ncrcnd n acelaitimp condensatorul CG. Dup cetranzistorul M3 se blocheaz dincauza dispariiei impulsului aplicat

pe poart, starea ieiriiinversorului se mai menine ovreme (pn cnd condensatorul sedescarc sub o anumita valoare)indiferent dac tensiunea VIN maieste meninut. Rezult c poartade transmisie realizeaz

memorarea strii intrrii la unmoment dat pe o durat de timp cuatt mai mare cu ct curentul dedescrcare a condensatorului CGeste mai mic. Din acest motiv

spunem c poarta de transmisie constituie o memorie dinamic, informaia memorat necesitnda fi remprosptat dup un anumit timp.

Programul pentru simularea porii de transmisie este programul 1.7. Dac semnalul detact (remprosptare) se aplic cu o frecven suficient de mare n aa fel nct informaia s fieremprosptat n timp util atunci se obine rezultatul din figura 1.37. Din aceasta figur rezultfaptul c tensiunea de ieire a porii de transmisie depinde de tensiunea de intrare circuitulcomportndu-se ca un inversor. Este important de remarcat faptul c starea ieirii nu se schimb

imediat ce starea intrrii s-a modificat ci ieirea se modific sincronizat cu impulsul de tact. Acestprocedeu de sincronizare a porilor logice cu un semnal de tact este un procedeu larg utilizat ncazul circuitelor logice digitale aa cum se va arta mai trziu.

1

2

3

10.0M 30.0M 50.0M 70.0M 90.0MWFM.3 VOUT vs. TIME in Secs

40.0

30.0

20.0

10.00

0

VOUTinVolts

24.0

14.0

4.00

-6.00

-16.0

V(7)inVolts

Fig. 1.37. Comportarea porii de transmisie.1. Impulsurile de tact. 2. Semnalul de intrare. 3. Semnalul de

ie ire.


34/162


- 34 -

PROGRAMUL 1.7

.TRAN 1MS 100MS

.MODEL TMN1 NMOS (LEVEL=1 VTO=3 KP=6.25M GAMMA=.868

+ PHI=.75 LAMBDA=39M RD=0.5 RS=0.5 IS=25F PB=.8 MJ=.46+ CBD=2.98P CBS=3.75P CGSO=2.4N CGDO=2N CGBO=20.6N).MODEL TMN2 NMOS (LEVEL=1 VTO=3 KP=6.25M GAMMA=.868+ PHI=.75 LAMBDA=39M RD=300 RS=300 IS=25F PB=.8 MJ=.46+ CBD=2.98P CBS=3.75P CGSO=2.4N CGDO=2N CGBO=20.6N).PRINT TRAN V(1) V(6) V(7)*ALIAS V(1)=VOUTM1 1 8 0 9 TMN1VDD 5 0 10M3 8 6 7 0 TMN1V3 6 0 PULSE 0 15 0 1P 1P 2M 10MV4 7 0 PULSE 0V 7V 25M 1P 1P 30MCG 8 0 0.01PRG 8 0 10G

M2 5 5 1 3 TMN2.END

1.4.1. Familia PMOS

Primele tehnologii utilizate pentru realizarea circuitelor integrate MOS au fost tehnologiiPMOS cu poart de aluminiu, datorit simplitii proceselor componente ale acestor tehnologii.La baza acestei tehnologii stau tranzistoarele MOS cu canal p, la care electrodul poart (gril)este realizat din aluminiu.

Circuitele integrate n tehnologie PMOS necesit tensiuni mari de alimentare (de obiceidou: -27V i 12V) i de asemenea tesiuni relativ mari de prag pentru comand. Din acest motivacest tip de ciruite prezint o imunitate ridicat la perturbaii fiind recomandate pentru utilizarean medii cu nivel ridicat de zgomot electromagnetic.

Dei tehnologia este nc larg utilizat la fabricarea circuitelor integrate pe scar mediesau larg datorit n principal preului de cost sczut, ea prezint o serie de dezavantaje, ca deexemplu: viteze de operare sczute (100ns/poart) i putere disipat relativ mare (0,5mW/poart).

n cazul schemelor n care se utilizeaz componente integrate realizate n mai multefamilii tehnologice, interfaarea ntre circuitele PMOS i celelalte circuite (n special cu cele ntehnologie TTL) este dificil.

O variant mbuntit a tehnologiei PMOS este cea bazat pe pori de siliciu. La bazaacestei tehnologii stau tranzistoarele MOS cu canalp, la care electrodul poart (gril) este realizatdin siliciu policristalin.

Aceast tehnologie permite un factor mai mare de integrare, viteze de lucru mai mari

(70ns/poart) i o putere disipat pe poart mai mic n comparaie cu tehnologia PMOS cupoart de aluminiu. Ca dezavantaj, tot n comparaie cu tehnologia PMOS cu poart de aluminiu,circuitele integrate realizate n aceast tehnologie au preuri de cost specifice mai mari datoritcreterii complexitii procesului tehnologic iar imunitatea la perturbaii este mai sczut.Tehnologia PMOS cu poart de siliciu este larg utilizat n realizarea circuitelor de memorie.


35/162


- 35 -

1.4.2. Familia NMOS

Ca i familia PMOS ntlnim dou variante i anume: tehnologia NMOS cu pori dealuminiu i tehnologia NMOS cu pori de siliciu.

La baza tehnologiei NMOS cu poart de aluminiu stau tranzistoarele MOS cu canal n, la

care electrodul poart (gril) este realizat din aluminiu. Din cauz c mobilitatea electronilor ncristalul de siliciu este de trei ori mai mare dect cea a golurilor, porile realizate n tehnologie

NMOS vor avea o vitez de operare mai mare dect cele corespunztoare realizate n tehnologiePMOS.

Principalele avantaje ale tehnologiei NMOS cu pori de aluminiu sunt reprezentate de:vitez de operare relativ ridicat (30ns/poart), nivel ridicat de integrare, necesitatea unei singuresurse de alimentare (+5V), putere disipat redusi compatibilitate cu tehnologia TTL.

La baza tehnologiei NMOS cu poart de siliciu stau tranzistoarele MOS cu canal n, lacare electrodul poart (gril) este realizat din siliciu policristalin.

Principalele avantaje ale tehnologiei NMOS cu pori de siliciu sunt reprezentate de: vitezridicat de operare (20ns/poart), nivel de integrarefoarte mare, necesitatea unei singure tensiuni dealimentare (+5V), putere disipat pe poart sczuticompatibilitate cu tehnologia TTL.

1.4.3. Familia CMOS

Familia logic CMOS este reprezentativpentru tehnologia MOS avnd parametrii cei maiapropiai de cei ai unei familii logice ideale.Denumirea acestei familii CMOS (complementarysymmetry metal-oxide-semiconductor) definetecaracteristica de baz a acestui tip de circuite logice ianume faptul c porile logice sunt realizate cu

tranzistoare MOS complementare, unul cu canal n icellalt cu canal p. Cele dou tranzistoare suntfabricate pe aceeai plachet de siliciu ceea ce le

M1TMP

M2TMN

VDD15V

V(1) VOUT

VINPULSE

R1

1P

1

2

3

4

5

6

Fig. 1.38. Invesorul CMOS

1

2.00 6.00 10.00 14.0 18.0


14.0

10.00

6.00

2.00

-2.00

VOUTinVolts

Fig. 1.39. Caracteristica de transfer a inversorului

CMOS

1

3

2

5.00N 15.0N 25.0N 35.0N 45.0N


27.8

17.8

7.82

-2.18

-12.2

VOUTinVolts

1.20M

200U

-800U

-1.80M

-2.80M

@R1[I]in

Fig. 1.40. Comportarea dinamic a inversoruluiCMOS. 1. Semnalul de intrare. 2. Semnalul de

ieire. 3. Curentul prin R1


36/162


- 36 -

confer proprieti simetrice ct mai apropiate.Inversorul CMOS este prezentat n figura 1.38. O tensiune pozitiv aplicat pe intrare va

deschide tranzistorul MOS cu canal n (M2) i va bloca tranzistorul MOS cu canalp (M1) iar otensiune negativ va deschide tranzistorul M1 i-l va bloca pe M2. ntruct grilele perechii de

tranzistoare MOS sunt legate mpreun, unul din cele dou tranzistoare este ntotdeauna blocat.Astfel, n regim static nu va exista o cale direct de curent ntre punctele de alimentare, curentulcare circul fiind egal cu curentul rezidual al unui tranzistor MOS blocat. Avnd n vedere faptulc ieirea unei pori CMOS alimenteaz o intrare de aceeai natur (grila unor tranzistoare MOSconectate mpreun cu rezisten de izolaie foarte mare) putem spune c puterea staticconsumat de dispozitivul CMOS este, practic, nul.

n figura 1.38 rezistorul R1 nu face parte din configuraia inversorului CMOS.Introducerea rezistorului a fost necesar pentru a msura curentul absorbit de poarta inversoareCMOS de la sursa de alimentare VDD.

n figura 1.39 este prezentat caracteristica de transfer a porii inversoare CMOS obinutprin simulare cu ajutorul programului 1.8 (comanda .DC).

n figura 1.40 este prezentat comportarea dinamic a porii inversoare CMOS, obinutcu ajutorul comenzii .TRAN n programul 1.8. Pe caracteristicile dinamice a fost trasat i curentul

prin rezistorul R1 pentru a arta faptul c acest tip de poart prezint un consum foarte reduschiari n regim dinamic.

PROGRAMUL 1.8.

.MODEL TMN NMOS (LEVEL=1 VTO=3 KP=6.25M GAMMA=.868+ PHI=.75 LAMBDA=39M RD=47 RS=40 IS=25F PB=.8 MJ=.46+ CBD=2.98P CBS=3.75P CGSO=2.4N CGDO=2N CGBO=20.6N).MODEL TMP PMOS (LEVEL=1 VTO=-3 KP=6.25M GAMMA=.868+ PHI=.75 LAMBDA=39M RD=47 RS=40 IS=25F PB=.8 MJ=.46+ CBD=2.98P CBS=3.75P CGSO=2.4N CGDO=2N CGBO=20.6N)

.DC VIN 0 14 0.05

.TRAN 1NS 40NS

.PRINT DC V(1)

.PRINT TRAN V(1) V(2) @R1I*ALIAS V(1)=VOUTM2 1 2 0 5 TMNVDD 6 0 15VVIN 2 0 PULSE 0 14 10N 1P 1P 20N 40NR1 3 6 1PM1 1 2 3 4 TMP.END

Principalele caracteristici ale circuitelor logice CMOS, cunoscute pe plan internaional sub

denumirea de seria CMOS 4000B, sunt prezentate n tabelul 1.6. n funcie de tipul capsuleifolosite pentru circuitul integrat sunt posibile diferite temperaturi de lucru, de stocare sau tensiunide alimentare. Principalele tipuri de capsule utilizate sunt: capsule din plastic, capsule ceramicefrit-seal i capsule ceramice multistrat. n tabelul 1.6. s-au folosit urmtoarele notaii:

E pentru circuite n capsul din plastic opernd n gam normal de temperaturi; F - pentru circuite n capsul ceramic frit-seal opernd n gam normal de

temperaturi;


37/162


- 37 -

G - pentru circuite n capsul ceramic multistrat opernd n gam extins detemperaturi;

H - pentru circuite n capsul ceramic frit-seal opernd n gam extins detemperaturi.

TABELUL 1.6.

Valori limit absolutSimbol Parametri MIN. MAX. Uniti

1 2 3 4 5

VDD Tensiunea de alimentare:- tipurile G i H- tipurile E i F

-0,5-0,5

2018

VV

VI Tensiunea de intrare -0,5 VDD+0,5 VII Curentul continuu la intrare (orice intrare) +_ 10 mA

Ptot Puterea total disipat pe capsul 200 mW

Pd Puterea disipat pe tranzistorul de ieire, pentreg domeniul de temperaturi de operare (TA) 100 mWTA Gama temperaturilor de operare:

- tipurile G i H- tipurile E i F

-55-40

+125+85

oCoC

Tstg Gama temperaturilor de stocare - 65 +150oC

Valori recomandate pentru utilizareSim-

bol

Parametri MIN. MAX. Uni-

tiVDD Tensiunea de alimentare:

- tipurile G i H

- tipurile E i F

3

3

18

15

V

VVI Tensiunea la intrri 0 VDD VTA Gama temperaturilor de operare:

- tipurile G i H- tipurile E i F

-55-40

+125+85

oCoC

Caracteristici electrice staticeCondiii de testSim-

bol

Parametri

VI[V]VO[V]

Io[A]VD

D[V]

MIN TIP MAX Uni-

ti

1 2 3 4 5 6 7 8 9 10

TipG,H

0/50/100/150/20

5101520

0,250,515

0,250,515

7,51530150

AIL Curent static de

alimentare pecircuit (pori)

TipE,F

0/50/100/15

51015

124

124

7,51530

A


38/162


- 38 -

TABELUL 1.6. (continuare)1 2 3 4 5 6 7 8 9 10

TipG,H

0/50/10

0/150/20

510

1520

12

420

12

420

3060

120600


alimentare pe

circuit (bufferei bistabile)

TipE,F

0/50/100/15

51015

4816

4816

3060120

A

TipG,H

0/50/100/150/20

5101520

51020100

51020100

1503006003000


alimentare pecircuit (MSI)

TipE,F

0/50/10

0/15

510

15

2040

80

2040

80

150300

600

A

VOH Tensiune de ieire nstarea SUS

0/50/100/15


39/162


- 39 -

TABELUL 1.6. (continuare)1 2 3 4 5 6 7 8 9 10

TipG,H 0/18 18 +_ 0,1 +_ 0,1 +_ 1 A

IIL, IIH Curent rezidualde intrare

TipE,F 0/15

Oricare

intrare15 +_ 0,3 +_ 0,3 +_ 1 A

TipG,H 0/18 18 +_ 0,4 +_ 0,4 +_ 12 A

IOH,IIH

Curent rezidualde ieire n 3stri Tip

E,F 0/15 15 +_ 1 +_ 1 +_ 7,5 ACI Capacitate de

intrare 7,5 pF

Marginea de zgomot pentru nivel logic SUS (tensiune ridicat - 1 logic) i JOS(tensiune sczut - 0 logic) este:

1V minim pentru VDD = 5V; 2V minim pentru VDD = 10V; 2,5V minim pentru VDD = 15V.

Datorit proprietilor specifice ale tranzistoarelor MOS utilizarea porilor logiceconstruite cu astfel de tranzistoare presupune respectarea anumitor reguli specifice astfel nctdeteriorarea circuitelor s fie evitat.

Datorit stratului izolator de dioxid desiliciu care separ grila de substrat impedanade intrare a tranzistorului MOS are valori mari(curent de gril de ordinul a 10-14A). Avnd n

vedere faptul c stratul izolator are o grosimede 500-2000 iar capacitatea format arevalori relativ mici (tipic 5pF) sarcina electricstatic acumulat pe gril poate producestrpungerea stratului de dioxid de siliciu (careare o tensiune de strpungere de 60V) i decidistrugerea tranzistorului MOS. Din acestmotiv circuitele realizate cu tranzistoare MOS

pot fi prevzute cu reele de protecie ladescrcri electrostatice. O astfel de reea,utilizat la unele circuite CMOS este prezentat

n figura 1.41. n aceast

figur

dioda D1 este o reea distribuit

diod

-rezistor p+ - substrat

i are

o tensiune de strpungere n domeniul 30...50V. Dioda D2 este o diod de separare n+p (insul p)i are o tensiune de strpungere de ordinul 30...40V. Se recomand totui ca manipulareacircuitelor realizate cu tranzistoare MOS s se fac cu precauie n aa fel nct s se evite apariiaunor tensiuni electrostatice sau a unor tensiuni tranzitorii periculoase. n acest scop circuitele se

pstreaz n ambalaje metalizate care s asigure suprafee echipoteniale, manipularea se faceutiliznd coliere de conectare la pmnt (potenial nul) a persoanelor care efectueaz aceast

RDIS1

D2

VSS

D1

D2

VSS

D1

VDD

VSS

IESIRE

INTRARE

Fig. 1.41. Reea de protecie utilizat la circuiteCMOS


40/162


- 40 -

activitate, uneltele utilizate i suprafeele de lucru fiind i ele conectate la potenial nul. Deasemenea este strict interzis conectarea sau deconectarea circuitelor n montaje aflate subtensiune.

Dac la intrrile circuitului se utilizeaz un generator de impulsuri de mic impedan sau

o surs de alimentare separat, atunci sursa de alimentare trebuie conectat prima. Ordinea seinverseaz la decuplare, cnd sursa de alimentare principal trebuie decuplat ultima. Mai precis,trebuie respectat n permanen recomandarea de operare: 0 VI VDD sau, mai general: VSSVI VDD unde VSS este cea mai mic tensiune din circuit.

Pentru evitarea tensiunilor tranzitorii ce pot aprea la conectarea sau deconectareatensiunii de alimentare este recomandabil s nu fie nseriate rezistene pe circuitul de alimentare.

Inversarea tensiunii de alimentare este strict interzis fiind necesar s fie respectatntotdeauna relaia: VDD VSS > -0,5V.

Toate intrrile porilor logice trebuie conectate la un potenial bine stabilit. Lsarea uneiintrri n gol poate fora poarta s funcioneze n regiunea liniari astfel prin dispozitiv vor trececureni mari care pot s-l distrug.

Pentru a evita conducia diodelor de pe ieiri sarcinile ieirilor nu vor fi cuplate la valorimai mari dect valorile tensiunilor de alimentare VDD sau mai mici dect potenialul VSS.

1.5. Realizarea funciilor logice cablate

Realizarea funciilor logice cablate presupune conectarean paralel a ieirilor porilor logice n scopul obinerii unor funciilogice noi sau n scopul realizrii unor circuite logice digitale cufuncii complexe. Este evident faptul c la circuitele logice

prezentate pn acum, indiferent de tehnologia utilizat i defamilia din care fac parte (cu excepia familiei ECL paragraful1.3.6 i a familiei I2L paragraful 1.3.7), conectarea n paralel a

ieirilor nu este posibil pentru c poate duce la distrugerea poriilogice.

Un exemplu de conectare adou pori logice n paralel este prezentat n figura 1.42. Dac

porile logice P1 i P2 aparin familiei TTL standard (paragraful1.3.1), din figura 1.6 rezult c la conectarea acestor pori n paralel,schema electric rezultat va fi cea din figura 1.43 (n care s-aureprezentat numai circuitele de ieire a porilor logice). Dac poartaP1 prezint la ieire starea logic 1 iar poarta logic P2 prezint laieire starea logic 0 atunci conduc la saturaie tranzistorul Q3.1(poarta P1) i tranzistorul Q4.2 (poarta P2), curentul prin cicuitfiind practic limitat numai de rezistena RC3.1. Acelai lucru sentmpli n situaia simetric pentru P1 n stare logic 0 i P2 nstare logic 1. Curentul relativ mare absorbit n acest caz pune n

pericol att sursa de alimentare ct i tranzistoarele din etajul finalal circuitului logic.

Acelai lucru se ntmpl i n cazul familiei CMOS (fig.1.38) situaie n care tranzistoarele MOS din etajul final se pot

P1

P2

x1

x2

x3

x4

y

Fig. 1.42. Conectarea nparalel a porilor logice

Q3.1

D1.1

Q4.1

Q3.2

Q4.2

D1.2

VCC

RC2.1 RC2.2P1 P2

Y

Fig. 1.43. Schema electricechivalent n cazul conectriin paralele a porilor logice

TTL


41/162


- 41 -

distruge prin conectarea n paralel a porilor.Din cele prezentate rezult c pentru conectarea n paralel a porilor logice este necesar

modificarea etajului final al acestora. Aceast modificare este posibil pe dou ci: prinintroducerea celei de-a treia stri a circuitului de ieire (starea de nalt impedan) sau prin

nlocuirea unuia din tranzistoarele circuitului de ieire a porii logice cu un rezistor care slimiteze curentul absorbit n cazul situaiilor defavorabile. Cele dou soluii sunt diferite din

punct de vedere a rezultatelor obinute i din acest motiv n general ele nu se pot substitui una pecealalt.

Utilizarea celei de-a treia stri, starea de nalt impedan, se face atunci cnd se doreteconectarea succesiv la intrarea unui circuit digital a mai multor circuite digitale de intrare carefolosesc pe rnd linia de conexiune. Acest procedeu permite partajarea n timp a unei liniielectrice ntre mai multe circuite digitale (multiplexare n timp) necesitnd de regul un circuit dearbitrare a accesului la linia electric. Asupra acestui aspect, foarte important n realizareacircuitelor digitale complexe, se va reveni mai trziu. n acest moment, principalul avantaj alutilizrii celei de-a treia stri, este de reprezentat de faptul c pentru un circuit logic dat, se poateschimba funcia logic de ieire a acestuia prin schimbarea dinamic (n timp), n funcie denecesiti, a conexiunilor ntre porile logice ce intr n alctuirea acestuia.

nlocuirea unuia dintre tranzistoarele din circuitul de ieire a porii logice cu un rezistorpermite conectarea n paralel a porilor logice i funcionarea simultan a acestora. n acst caz, aacum se va arta mai departe, conexiunea n sine duce la apariia unor funcii logice suplimentate(funcia I sau funcia SAU), funcii care nu aparin porilor logice conectate. Acest procedeureprezint o metod economic de realizare a funciilor logice fr utilizarea unor circuite fizicesuplimentare. Aceast metod are anumite limitri care vor fi discutate n capitolul 1.5.2.

1.5.1. Poarta logic cu trei striUtilizarea logicii cu trei stri presupune ca circuitul digital s prezinte la ieire, n afar de

strile 1 logic i 0 logic, o stare special, starea

de nalt impedan, notat de obicei cu HI (HighImpedance), n care ieirea circuitului are oimpedan de valoare ridicat, circuitul de ieirefiind practic deconectat din circuit. n starea denalt impedan curentul debitat sau absorbit deieirea circuitului logic este foarte mic (de ordinulA sau nA).

n cazul porilor logice obinuite modul deconectare este prezentat n figura 1.44. Din aceastfigur se vede faptul c pentru conecatarea n paralels-au folosit nite circuite tampon care prezint laieire trei stri. Starea de nalt impedan a

circuitului tampon se obine atunci cnd pe intrareaCEse aplic 1 logic. Din exemplul prezentat n

figura 1.44 se vede c funcia de ieire va fi Y = x1 * x2 pentru CE=1 sau Y = x3 + x4 pentruCE=0.

Numeroase pori logice aparinnd diferitelor familii tehnologice au incluse circuitesuplimentare n aa fel nct ieirea lor s prezinte trei stri. La conectarea acestor circuite n

paralel nu mai apare necesitatea utilizrii circuitelor tampon.

P1

P2

TAMPON

3 STARI

CE

IN OUT

TAMPON

3 STARI

CE

IN OUT

P3

x1

x2

x3

x4

CE

Y

Fig. 1.44. Conectarea n paralel a porilorlogice prin intermediul circuitelor tampon


42/162


- 42 -

TABELUL 1.7./CE VIN VOUT

0 0 10 1 01 X HI

n figura 1.45 este prezentat inversorul TTL cu trei stri (schema electric echivalentisimbolul acestuia). Semnalul de validare al porii este semnalul /CE aplicat pe intrareainversorului A1 (realizat tot n tehnologie TTL, similar cu cel prezentat n figura 1.6). Dacsemnalul /CE are valoarea logic 0 la ieirea inversorului A1 se obine valoarea logic 1,echivalent n aceast situaie cu o tensiune apropiat de valoarea tensiunii de alimentare VCC

(aproximativ 5V). n aceast situaie tranzistorul Q1 i dioda D2 sunt blocate iar inversorulfuncioneaz identic cu cel descris n paragraful 1.3.1 (figura 1.6), la aplicarea semnalelor deintrare pe intrarea VIN. Dac semnalul /CE are valoarea logic 1 atunci la ieirea inversoruluiA1 se obine starea logic 0 care n aceast situaie este echivalent cu o tensiune deaproximativ zero voli. n acest caz tranzistorul Q1 este saturat ceea ce duce la blocareatranzistoarelor Q2 i Q4. Tranzistorul Q3 este de asemenea blocat datorit tensiunii sczute pe

baza acestuia (sub 0,6V) din cauza diodei D2 care intr n conducie. n aceast situaie,indiferent de semnalul aplicat pe intrarea VIN, cele dou tranzistoare de ieire Q3 i Q4 sunt

blocate iar ntre ieirea porii logice i mas apare o rezisten mare(nalt impedan). Curentul care circul n acest caz prin circuitulde ieire este reprezentat de curentul rezidual al tranzistoarelor deieire (Q3 i Q4).

Din descrierea fcut rezult c semnalul de validare /CE(Chip Enable validare circuit) permite funcionarea normal ainversorului atunci cnd are valoarea logic 0 i trece poarta nstarea de nalt impedan atunci cnd are valoarea logic 1. Dinacest motiv se spune c semnalul CE este activ n zero i sefolosete notaia /CE (se pune o bar n faa simbolului sau deasupra acestuia) pentru a simbolizaacest lucru. n tabelul 1.7 se prezint sintetic funcionarea inversorului TTL cu trei stri (Xsimbolizeaz orice stare adic intrarea poate fi 1 logic sau 0 logic fr ca acest lucru saib importan pentru starea ieirii iar HI semnific starea de nalt impedan).

Q1QND

RS1 50

Q2QND

Q3QND

D1DN

Q4QND

RC3100

RC21.4K

RE21K

RB14K

Q5QND

RS2 50

VIN2PULSE

D4DN

D5DN

V(15)VIN

V(5) VOUT

VCC5

D2DN

A1INV 001

/CE

A2TRIS_001

VIN VOU

/CE

2

12

17

3

8

4

9

5

1415

10

11

16

13

Fig. 1.45. Inversorul TTL cu trei stri

Documents

Electronica Digitala Curslab