第 1頁ver 1.0

Verilog-XL Analysis Lab.

• Using Verilog-XL

• Set Verilog-XL parameter

• Create Verilog-XL Testfixture

• Verlog-XL Analysis Steps

• cWaves’ Browser/Display

第 2頁ver 1.0

Using Verilog-XL

第 3頁ver 1.0

Set Verilog-XL parameter (I)

在自已路徑下建立此檔 (simopt.f) ：+ism

-v /ee10-6/Librarys/compass0.6um/LIB06spdm/Verilog/cb60hp231d.ismvmd

-v /ee10-6/Librarys/compass0.6um/LIB06spdm/Verilog/cb60io420d.ismvmd

-v /ee10-6/Librarys/compass0.6um/LIB06spdm/Verilog/cells/support/udps.vmd

第 4頁ver 1.0

當你選擇 All Signals 後在分析 wave 時所有的訊號都可以呼叫，且電路的 hierarchy subcitcuits

才能一一的 down 下去。

Set Verilog-XL parameter (II)

第 5頁ver 1.0

請自行鍵入

此部份主要是使ci 每 10ns 反相而ci 每次反相又觸發 a 計數 , 當 a 只要等於 15 時 b 就計數直到 b 等於 15 結束

此檔 (in_file) 是你必需寫的 , 而且要與testfixture.new 放在同一路徑下 .

Creat Verilog-XL Testfixture(I)

第 6頁ver 1.0

此部份主要是使ci 每 10ns 反相而ci 每次反相又觸發 a 計數 , 當 a 只要等於 15 時 b 就計數直到 b 等於 15 結束

此檔 (in_file) 是你必需寫的 , 而且要與 testfixture.new

放在同一路徑下 . 內容如下：calc_mode estimate;library_name cb60hp230d;process typical;temperature 25;voltage 5.0;num_sites 1000;

此檔在系統內可以不用管

*Testfixture 請參考 ” The Verilog Hardware Description Language” Donald E.Thomas Philip R. Moorby page 59-84

module test_and2;

reg i1, i2;

wire o;

AND2 u2(i1, i2, o);

initial begin

i1 = 0; i2 = 0;

#2 i1 = 0; i2 = 1;

#1 i1 = 1; i2 = 0;

#3 i1 = 1; i2 = 1;

end

endmodule

i1

i2

o

此為另一個簡單的 testfixture 說明 , 下圖為程式結果

0 1 2 3 4 5 6 7 8

Creat Verilog-XL Testfixture(II)

第 7頁ver 1.0

進入Interactive

mode

完成電路分析按此 icon 可進入查看 Wave Form

按此 icon 開始分析電路

此三個 Warring 可不必管！

Verilog-XL Analysis Steps

第 8頁ver 1.0

先選 Subscope

欄的 test 再按Down , 可一直Down 下去到最下面一層 .

cWaves’ Browser/Display(I)

第 9頁ver 1.0

先在 Signals 選單選出想看的訊號，或是配合 Shift 鍵可多選，然後按“add to->“ icon

即可顯示波形

這些 icon

並配合滑鼠可以調整到你所想看的wave 區段

cWaves’ Browser/Display(II)