Evolution des PLDs et des méthodologies - HEIG-VDreds.heig-vd.ch/share/cours/CSN/Pres_CSN_01_Evol_PLD_method.pdf · Evolution "Circuits logiques programmables" Depuis les années

Conception de systèmes numériques (CSN)

Evolution PLD & méthodologies,

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Evolution des PLDset des méthodologies

Etienne Messerli

septembre 2019

E. Messerli (HES-SO / HEIG-VD / REDS), 2019 p 1


Hard drive capacity over time

Evolution de la technologie: loi de MOORE

Cap

acity

(G

B)


source: https://en.wikipedia.org/wiki/Transistor_countautor: Wgsimon

source: https://en.wikipedia.org/wiki/File:Hard_drive_capacity_over_time.svgautor: Hankwang


Evolution "Circuits logiques programmables"

Depuis les années 1995 :

Extraordinaire évolution des circuits logiques programmables


Caractéristiques Année 2000 Année 2019

Technologie 150 nm 10 nm

Densité 90K LEs, 90K DFFRAM jusqu'à 3Mbits

5’500K LEs, 5‘500K DFF,RAM jusqu'à 500Mbits

Fréquence jusqu'à 350 MHz jusqu'à 1.1 GHz

Prix (Fr/gate) 2000 0,25 ct/gate 2008 0,0001ct/gate2015 tend vers zéro!

Boitier 1 puce Multi puces !


Caractéristiques PLDs …

technologie 45 à 10 nm en production (2000 : 150 nm)

alimentation du cœur: 0.90 à 0.70 V/ 40 A !

multiples arbres d'horloges et PLL, jusqu'à 100

fréquence jusqu'à 1.1 GHz (bloc DSP 900 MHZ)

nombre de Logic Elements 5'500K LEs▪ LUT à 6 entrées au lieu de 4!

ALM (2 LEs) à 8 entrées => LUT à 7 entrées

nombre de flip-flops jusqu'à 7‘400K

mémoire RAM : jusqu'à 500 Mbits

integrated 3D HBM : jusqu'à 16GBp 4E. Messerli (HES-SO / HEIG-VD / REDS), 2019


… caractéristiques PLDs

blocs pré-câblés (DSP, SERDES, …)▪ transceivers high speed: max 128, max 57.8

GigaBit/s▪ jusqu'à 3'500 DSP bloc avec multiplicateurs

Hard Core (PCI express, Ethernet MAC, PCS, …) multiples standards I/O:

▪ LVTTL, LVCMOS, SSTL et différentiel SSTL, LVDS, LVECL, …

Nbr I/O jusqu'à 1‘600▪ boitier FBGA2597 pins => 1‘600 I/O

p 5E. Messerli (HES-SO / HEIG-VD / REDS), 2019


Nouvelle technologie: Virtex-7 HT

Xilinx’s Stacked Silicon Interconnect (SSI) Combines enhanced Super Logic Region (SLR) FPGA die slices

and 25-28.05 Gb/s transceivers on a passive silicon interposer to create a three dimensional (3D) die stack

Up to 2000K logic cells offered in the largest Virtex-7 T device

Site Xilinx: mars 2013


source: Xilinx


Stacked Silicon Interconnect technology


Interconnectingmultiple dies for Xilinx FPGAs 3D devices

one die

source: Xilinx


Virtex UltraScale + HBM

Virtex UltraScale+ HBM FPGA: A Revolutionary Increase in Memory Performance


Site Xilinx: juillet 2019


Nouvelle technologie: Stratix-10

Stratix® 10 FPGAs and SoCs to support data rates up to 56 Gbps. Altera is demonstratingtoday the FPGA industry’s first dual-mode 56-Gbps pulse-amplitude modulation with 4-levels (PAM-4) and 30-Gbps non-return-to-zero (NRZ) transceivers.

p 9

Customers can use Stratix 10 FPGAs to build next-generationcommunications and networking infrastructure that support 50G,100G, 200G, 400G and terabit applications.

E. Messerli (HES-SO / HEIG-VD / REDS), 2019


Nouvelle architecture: SoC 64bits + FPGA


Intel-Altera Stratix-10 TX


Embedded Multi-Die Interconnect Bridge

New technology EMIB from Intel


(EMIB)

source: Intel


Stratix-V: Structure des blocs IO

E. Messerli (HES-SO / HEIG-VD / REDS), 2019 p 12source: Altera - Intel

Evolution PLD & méthodologies,E. Messerli (HES-SO / HEIG-VD / REDS), 2019

Multi-Track Routing Architecture

© 2010 Altera Corporation—Confidential

ALTERA, ARRIA, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS & STRATIX are Reg. U.S. Pat. & Tm. Off. and Altera marks in and outside the U.S.

HopsReachable logic elements (LEs)

1 850

2 2,400

3 4,000

Total 7,250

Industry’s best FPGA routing architectureused in Stratix series FPGAs

6.4X the competition

long jump minimizes congestion

p 13


ALTERA HyperFlex Architecture


Millions of Hyper-Registers distributed throughout the monolithic FPGA fabric

source: Intel


ALTERA HyperFlex Architecture

Permet une optimisation du pipeline:▪ amélioration du pipeline permettant une augmentation de la

fréquence à 570MHz au lieu de 285MHZ


source: Intel


Domaine d'utilisations des PLDs

1980 1985 1990 1995 2000 2005 2010 2015

Densité & Performance

Glue Logic

MSI-Décodage-Compteur-Machine états

LSI

-Contrôleur-UART-Interface PCI

SoC (SoPC)

- Système àprocesseur(soft core)

Année


SoC- FPGA

- Systèmecomplexe(4 x ARM)


Prix des PLDs low cost (volume price!)

Nbr gates/ 1$

1990 1995 2000 2005 2010 Année

1000K

100K

10K

1000

100

10

En 2007 : 1$ ≈ 100'000 gates



Ancien CPLD : MAX 7000S

Technologie EEPROM

EPM7128SLC84-10▪ $ 30 (-15 $19)

▪ 68 IOs

▪ 128 MacroCells

▪ 128 DFF

▪ env. 2’500 gates

▪ 125 MHZ

▪ prix ~ 0,01 $/gate



New device MAX 10 Technologie Flash 10M02DCV36C7G

▪ 3.2 $ à la pièce !▪ 27 IOs ▪ 2000 LEs (~1700 MCs) ▪ 2000 DFF ▪ env. 44'200 gates▪ 108Kbits memory ▪ 96Kbits flash memory▪ prix ~ 0,0001 $/gate



Complexité et coûts Nouveau développement:

▪ utilisation fréquente de PLD (CPLD, FPGA, HardCopy)

Niveau de complexité augmente rapidement :▪ dizaines milliers vers des millions de portes !

Développement "à la main" trop difficile et trop coûteux :

outils informatiques performants, méthodologies et bibliothèques de "pièces" sont indispensables



Méthodologie de conception

Conception Top - Down

Décomposition du système▪ choisir l'architecture

▪ modules de bases doivent être simples

▪ réutilisation des descriptions

Conception full synchrone▪ fiabilité, testabilité

Vérification de chaque module



Solution :

Nouvelles méthodes de conception associées avec un langage de haut niveau

soit : VHDL (préféré en Europe)

ou Verilog (préféré aux USA)

+ Outils de développement modernes

Bricolages interdits !!E. Messerli (HES-SO / HEIG-VD / REDS), 2019 p 22


Vérification : nouveau défi

Dépannage d'un PLD programmé :

très coûteux voir impossible

Simulation indispensable,

nécessite :- penser vérification lors de laconception

- outils performants- fichiers de simulation automatique



Design and verification languages

RequirementsText, UML

Algorithm C, C++, Matlab

SoC Architecture SystemC

RTL Verification SystemVerilog

RTL Design VHDLVerilog



Historique du langage VHDL

VHDL signifie :▪ VHSIC Hardware Description Langage

(Very High Speed Integrated Circuit)

Développé par le DOD (années 1980)(Département Américain de la défense)

Objectif initial :▪ Spécification de système numérique avec timing!▪ Pas pour la synthèse!



Evolution de la norme IEEE-1076

Norme IEEE-1076 définit uniquement le langage

Première version en 1987: VHDL87

Seconde version en 1993 : VHDL93

actuellement VHDL93 la plus utilisée

Evolution version en 2000 & 2002 : évolution mineure

Evolution version en 2008: évolution importante, amélioration pour la simulation

Version en cours d'intégration dans les outils!



Important : norme IEEE-1076

Définition de la syntaxe des descriptions pour la synthèse, norme :

IEEE 1076.6-1999 & 2004Standard for VHDL Register Transfer Level Synthesis

Sous-ensemble synthétisable du VHDL



Norme IEEE-1076 : 2008

Evolution importante du langage▪ Quelques améliorations utiles pour la synthèse

▪ Améliorations très importantes pour la vérification

▪ Norme publiée

▪ Livre "VHDL 2008"

Pas utilisés par tous les d'outils EDA▪ Partiellement supporté par les outils

▪ Pas utilisé pour le cours CSN



Pourquoi utiliser le VHDL ?

Normalisé (pérennité)

Moderne, lisible, hiérarchique et puissant

Permet la réutilisation de bloc (IP)

Disponible avec beaucoup d'outils▪ outils de 0.- à 100'000.- et plus

Compatible avec le domaine ASIC

Un langage incontournable en synthèseE. Messerli (HES-SO / HEIG-VD / REDS), 2019 p 29


SYNTHETISEUR(traduction)

Réalisation d'un circuit : Design flowDescription VHDL

synthétisableFichier de simulation

VHDL

Description logiquenetlist

fichierVHDL

Placement routage(intégration)

Programmation circuitfichier de progr.

fichiersVHDL

SIMULATEURVHDL

fonctionnelle

temporelle



Caractéristiques des deux outils

Le simulateur :▪ interprète le langage VHDL

▪ comprend l'ensemble du langage VHDL

Le synthétiseur :▪ traduit la description VHDL en une netlist

logique

▪ comprend uniquement un sous-ensemble du langage VHDL



Objectif de la méthodologie

Description VHDL simuléeavant et après synthèse, l'objectif est :

même fonctionnement dans les deux cas

Une méthodologie est indispensable



Le troisième outil

Finalement la netlist obtenue doit être intégrée dans le

circuit cible.

C'est l'outil de placement et routage▪ celui-ci est fourni par le fabricant du circuit

▪ les temps de propagations seront déterminés

Le fonctionnement logiquen'est pas modifié durant cette étape



Finalement ......

Les applications les plus complexes

sont possibles dès maintenant



Questions


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