2009/10/14 集積回路工学 A.Matsuzawa 1

集積回路工学

東京工業大学大学院理工学研究科電子物理工学専攻

松澤 昭

2009/10/14 集積回路工学 A.Matsuzawa 2

(3) MOSデバイス

資料は松澤研のホームページhttp://ssc.pe.titech.ac.jpにあります

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ドリフト電流

e-

電圧：V

距離：L

電界: E

電荷：Q

速度：v

vQI ⋅=電流=電荷 x 速度

電流は電荷量と速度の積に比例する

Eμv ⋅=速度は電界に移動度を掛けたもの

LV

xVE −≈∂∂

−=

電界は電位の距離微分、近似的には電圧を距離で割ったもの

LVQI ⋅μ⋅−=

ドリフト電流は電荷が電界に惹かれてある速度で移動することによって生じる。

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電荷の発生：MOS容量

電圧：Vg

P型半導体

SiO2

ゲート電極絶縁体

電圧：Vg

容量：CSiO2

+Q -Q

金属の容量の場合は+Q, -Qの電荷

が金属の表面に発生する

CVQ =

電圧：Vg

P型半導体

SiO2

+Q

半導体の場合は+Q電荷がゲート表面に、-Qの電荷が半導体の表面から内部に分布して発生する。

-Q電荷は分布するがトータル電荷は-Q

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電荷の発生：内部電圧の発生

電圧：Vg

P型半導体

SiO2

+Q -Q

Vg

+Q

-Q

sφ

電位分布

電荷分布

電流に寄与しない電荷（イオン）が発生する

dx

AqN−

ゲートに正の電圧をかけるとP型シリコンの表面のホールは

反発力を受けて内部に移動し、負の電荷を持ったアクセプタイオンが残り、負の電荷を持った領域（空乏層）が形成される。これにより半導体内部に電位が生じる。

電荷と電位の関係はポアソンの方程式により定まる。

空乏層の電荷密度は AqNρ −=

ポアソンの方程式、

),xx:φ,dx

)x(φd(;εε

qNdx

)x(φdd

s

A === 00

2

2

A

ssd

ds

As

dd

s

A

qNφεεx

xεε

qN)(φφ

xxx

εεqN)x(φ

0

2

0

22

0

2

20

12

=

==

⎟⎟⎠

⎞⎜⎜⎝

⎛−=∴

dAxqNQ −=

sox

soxg φCQφVV +=+=

oxV

この電圧により絶縁膜に印加される電圧が下がる

NAはチャネルの不純物濃度

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電荷の発生：キャリアの発生

電圧：Vg

P型半導体

SiO2

+Q -Q

Ec

Ei

EF

Ev

Tox

sφq

fpφq

エネルギー・バンドダイヤグラム

表面電位がフェルミポテンシャルの２倍の電圧になったときに強い反転が起こり、動ける電荷であるキャリアが発生して電流が流れる。

フェルミポテンシャル

i

Afp n

NInqkTφ =q

EEφ fpipfp

−=

電子のキャリア密度

T

fps

Uφφ

ienn−

=

ホールのキャリア密度

T

fps

Uφφ

ienp−

−

=

表面電位がフェルミポテンシャルと等しいときにホールと電子の密度がつりあい、表面電位がフェルミポテンシャルの２倍の電圧になったときに十分な電子が発生する。

niは真性半導体のキャリア濃度

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表面ポテンシャルと電子密度

表面電位が２φｆを超えると急激にキャリアは上昇する。

x-qNA

Q

xd

可動電荷（電子）

反転層の形成N型領域

これがキャリアになる

表面電位を上げて、反転層を創り出す（VTにのみ関与）

表面電位が２φｆを超えると急激にキャリアは上昇し、電流が流れるようになる。このときのゲート電圧をしきい値電圧という。これ以降はゲート電圧を上げると半導体表面のキャリア電荷が比例して増加する。

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しきい値電圧

OX

BFth C

QφV 02 −=

しきい値電圧 VTHは表面電位が2φFになるゲート電圧であるので、

)φ(qNεεxqNQ fpAsmaxdAB 22 00 −=−=

QBOは空乏層幅が最大のときの単位表面積当たりの電荷

ox

FAsFTH C

)φ(qNεεφV

222 0+= で与えられる。

ox

FAsFFBTH C

)φ(qNεεφVV

222 0++=

ただし、実際にはゲート材料と基板シリコンとの仕事関数の差や酸化膜中の電荷の影響があるので、フラットバンド電圧VFBを加えた値となる。

温度特性： 通常 -2.4mV/deg程度の温度特性を持つ

しきい値電圧はチャネルの不純物濃度の平方根に比例し、単位酸化膜容量に反比例することに注意

しきい値電圧を上げる： 不純物濃度を上げるしきい値電圧を下げる： 不純物濃度を下げる

A

fpsmaxd

A

ssd

qNφεε

x

qNφεεx

0

0

4

2

=∴

=

しきい値電圧VTHは不純物濃度の平方根に比例し、ゲート容量に反比例する。

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電圧電流特性：リニア領域

n+

Ln+

W

Vds

Vgs

X方向

oxV)x(V)x(I

xはソースからの距離

x点を流れる電流は、x点での可動電荷とキャリア速度の積に比例する。

（キャリア速度は電界にモビリティをかけたものである。）

)VV(WC'Q THoxox −−=

)x(VVV gsox −=

チャネルに誘起されるキャリアは

x点での酸化膜の電圧は

( ) ⎟⎠⎞

⎜⎝⎛=−=

=

dx)x(dVμ)x('Q)x(Eμ)x('Q

)x(v)x('Q)x(i

nxn

x

電荷 速度

( )dx

)x(dVV)x(VVWCμ)x(i THgsoxn −−−=

( )dVV)x(VVWCμdx)x(i dsV

THgsoxn

L

∫∫ −−−=00Lxat,V)x(V

xat,)x(V

ds ==== 00

ドレイン側ほど実効ゲート電圧が小さくなる

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リニア領域での電圧電流特性

( )dVV)x(VVWCμdx)x(i dsV

THgsoxn

L

∫∫ −−−=00

流れる電流はどこでも等しい、（電流連続） を用いて

( ){ } ( )⎭⎬⎫

⎩⎨⎧

−−=−−= ∫∫ 2

2

00ds

dsTHgsoxn

VV

THgsoxndsVVVVWCμVdVdVVVWCμLI dsds

⎭⎬⎫

⎩⎨⎧

⎟⎟⎠

⎞⎜⎜⎝

⎛−−= ds

dsTHgsOXnds VVVV

LWCμI

2THgsds VVV −<リニア領域の電圧・電流式

⎥⎦⎤

⎢⎣⎡⎥⎦

⎤⎢⎣

⎡⎟⎟⎠

⎞⎜⎜⎝

⎛−−=

LVμVVVWCI ds

nds

THgsOXds 2

チャネルの平均電荷 ドリフト速度

このような解釈をする

vQI ⋅=

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飽和領域での電圧電流特性

チャネルに誘起される電荷は

チャネルのドレイン側で誘起電荷が消滅する電圧は

平均誘起電荷 ドリフト速度

)V)x(VV(WC'Q THgsOX −−=

THgspo VV)x(V −=

チャネルのx方向の電圧はVgs-VTHで制限される

THgsds VVV −=

( )22 THgsoxn

ds VVLWCμI −= ⎥

⎦

⎤⎢⎣

⎡ −⎥⎦

⎤⎢⎣

⎡ −=

LVV

μVV

WCI THgsn

THgsoxds 2

リニア領域の電圧・電流式に を代入

飽和領域での電圧・電流式： ２乗則

誘起電荷が消滅

n+

L

n+

W

VdsVgs

X方向

oxV)x(V

)x(I LXpo

飽和領域ではチャネルがピンチオフする。したがって電流はドレイン電圧に依存しなくなる。電流は(Vgs-VTH)の２乗で表される。

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Vgs-Ids特性

W/L=20um/2um

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速度飽和領域

N+ N+

垂直電界

水平電界

１） Vgが高くなるとチャネルの垂直電界が高くなり表面散乱が大きくなって

モビリティーが低下する。

2) 飽和領域では 水平電界が強くなるとキャリア速度が飽和してモビリティーが劣化する、速度飽和によって電流は飽和する。

1)垂直電界効果 ( )THgseff

VVθμμ

−+=

10

2)水平電界効果 o

ss,sos

s

o

μvEEμv,

EEEμ)E(v 2

21

1==

+=

( )s

THgso

THgso

LvVVμ

VVLμv

21 −+

−=( )vVVWCvQI THgsox

ds2

−=⋅=

垂直電界によるモビリティーの劣化効果を入れて

( )( ) Lv

μθξ,VVξ

VVLWCμI

s

o

Tgs

THgsoxods

212

2

+=−+

−⎟⎠⎞

⎜⎝⎛≈

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速度飽和の効果

Vgs (V)

dsI

チャネル長が短くなると速度飽和の効果により2乗領域からずれてくる。0.25umでは0.5V程度しか2乗則に乗るところが無くなる。

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ドレイン電圧 VD

ドレイン電

流I D

(VG-VT)2に比例して増加する

ドレイン電圧 VD

ドレイン電

流I D

ゲート電圧に対してほぼ等間隔

傾斜

)VV(WCvIMOSFET

)VV(CμLWI

MOSFET

THgsoxSds

THgsoxods

−=

−=

21

2

短チャネル

長チャネル

実際はこの中間を取り、以下の表現を用いる場合もある。

微細トランジスタの電圧・電流特性

( )αTgsoxds VVCμLWI −= 0

21

α: 1～2, 通常1.3程度

桜井のα乗則T. Sakurai, et al., IEEE, JSC, Vol. 25, no.2, pp.584-594, 1990.

微細なトランジスタではゲート電圧に比例する電流になる。

(アナログ回路ではこの近似則は用いないほうが良い）

リニア領域 飽和領域

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チャネル長変調

ピンチオフ点よりもドレイン側では完全に空乏化している。この空乏層はドレイン電圧が高くなると伸びて、ピンチオフ点をソース側に押しやる。したがって、実効的なチャネル長が短くなり、電流を増加させる。これをチャネル長変調という。

⎟⎟

⎠

⎞

⎜⎜

⎝

⎛

+−

−+=

∂∂

∂∂

+=oeffds

effdsdssatdds

ds

dssatdds

φVVL)VV(K

IVΔVL

LIII

21

Φo:ビルトインポテンシャル

A

sds qN

εεK 02=

( ) [ ])VV(λVVLWCμI effdsTHgs

oxnds −+−= 1

22

oeffds

ds

φVVLKλ

+−=

2 λはチャネル長に反比例し、Vds-Veff+φoの平方根に反比例する

Kdsを小さくするにはチャネル濃度を高くするただし、この場合同時にVTが高くなる

n+

L

n+

W

Vds

Vgs

X方向

oxV)x(V

)x(I L

Xpo

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ドレイン抵抗、ドレインコンダクタンス

飽和領域でもVdsを上げるとドレンイ電流が増加する→有限のドレイン抵抗

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バックゲート効果

n+

L

n+

W

Vds

Vgs

X方向

oxV)x(V

)x(I L

Xpo

Vb

Ec

Ei

EF

Ev

Tox

fPs φqφq 2=

fpφq

エネルギー・バンドダイヤグラム

Ec

Ei

EF

Ev

Tox

( )bfps Vφqφq −= 2fpφq

エネルギー・バンドダイヤグラム

バックゲート効果無し バックゲート効果あり

)φ(qNεεQ fpAsB 22 00 −= )Vφ(qNεεQ bfpAsB −−= 22 00

バックゲートをかけると空乏層幅および空乏層電荷が変化する

dx 'xd

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バックゲート効果

-12

-10

-8

-6

-4

-2

0 0.5 1 1.5

Vsb=0

V

1V 2Vn=1.46 1.25 1.22

Vto

S=84mV 72mV 70mV

1E-18(A)

Log

I ds(A

)

Vgs (V)

0.4umNMOS (10/0.4)の実測

バックゲートがかかるとVTが上昇し、n値が減少する。

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MOSトランジスタの容量成分

MOSには各種寄生容量があり、しかも電圧による変化が大きい。

G

S D

B

Cos Cod

Cox

Cjsb CjdbLD

Leff

Ccb

CjswsbCjswdb

Nb(Nsub)

tox

G

D

S

B

Cgs

Cgd Cdb

Csb

Cgb

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各動作モードにおける容量

MOSの容量は動作モード依存性がある。

Cos +12

Coxt

Cod + 12

Coxt

Cjsbt +12

Cbct

Cjdbt +12

Cbct

0

Cos +23

Coxt

Cod

Cjsbt +23 Cbct

Cjdbt

≈ 0

Cgs Cos

Cgd Cod

Csb Cjsbt

Cdb Cjdbt

Cgb n −1n

容量 弱反転領域 強反転（飽和） 強反転（線形）

Coxt

VT Vgs Vgs=Vds+VT

L

LDLeff

oxeffD31 CWLCC ⋅⋅==

oxeffeff2 CWLC ⋅⋅=

C2C1 C3C5C5

LDはLの10～15%程度

リニア領域ではCgdが急増する

飽和領域ではCgdは小さい

ox

0oxox T

C εε=

278

14

ox cm/F109.310901085.84C −−

−

×=×××

=

Tox=9nm (0.35um)のとき

2m/fF9.3 μ=

通常ほぼ一定値Cｊ Cｊ

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デバイスパラメータ例（0.4um CMOS)

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各種定数

mVqkTU

cm/F.εC.q

K/J.k

T 26

108581061

10381

140

19

23

==

×=

×=

×=

−

−

−

)V(.φ.k

kcm/.n

F

sio

si

i

4093

1210451

2

310

≈

==

×=

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参考文献

• 岸野・小柳, 「VLSIデバイスの物理」 丸善• 岩田他,「CMOSアナログ回路設計技術」 トリケップス• K.R.Laker and W.M.C Sansen,“Design of Analog Integrated Circuits And

Systems”, McGraw-Hill.• D.A.Johns and K.Martin,“Analog Integrated Circuit Design”,

John Wiley and Sons.• C.C.Enz, F.Krummenacher, and E.Vittoz, “An Analytical MOS Transistor Model

Valid in All Resions of Operation and Dedicated to Low-Voltage and Low-Current Applications” Analog Integrated Circuits and Signal Processing, 8, pp. 83-114, 1995.

• Baker, Li, Boyce, “CMOS Circuit design , layout, and simulation,” IEEE Press.• Razavi, “Design of Analog CMOS integrated Circuits,”

McGraw Hill.• Y. Tsividis,”Mixed Analog digital VLSI devices and technology,” McGraw Hill.• T. Ytterdal, Y. Cheng, and T.A. Fjeldly, “ Device modeling for Analog and RF

CMOS circuit design,” John Wiley and Sons.• D. A. Neamen, “Semiconductor physics and devices, basic principles,” IRWIN.• “Special issue on device integration technology for mixed signal SoC,” IEEE,

Transaction on Electron Devices, Vol. 50, No. 3, March 2003.