Title 電磁界解析を用いた車載電子機器の伝導 …2 第1 章序論 1.2 研究背景半導体プロセスの微細化およびウェハ径の大口径化に伴い高性能な集積回路（IC；Integrated

Title 電磁界解析を用いた車載電子機器の伝導性EMC設計技術に関する研究( Dissertation_全文 )

Author(s) 近藤, 陽介

Citation Kyoto University (京都大学)

Issue Date 2018-03-26

URL https://doi.org/10.14989/doctor.k21107

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Type Thesis or Dissertation

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Kyoto University

電磁界解析を用いた車載電子機器の

伝導性 EMC 設計技術に関する研究

近藤陽介

i

目次

第 1 章序論 ................................................................................................................................. 1

1.1 はじめに............................................................................................................................. 1

1.2 研究背景............................................................................................................................. 2

1.3 車載電子機器の伝導性 EMC ........................................................................................... 3

1.4 車載電子機器における EMC の階層 .............................................................................. 6

1.5 従来研究............................................................................................................................. 7

1.5.1 半導体デバイスのモデル化手法 ............................................................................. 7

1.5.2 ワイヤーおよび試験系のモデリング手法 ............................................................. 8

1.5.3 試験性能予測技術 ..................................................................................................... 9

1.6 研究の概要と本論文の構成 ........................................................................................... 10

第 2 章車載電子機器の伝導性 EMC モデリング ................................................................ 13

2.1 まえがき........................................................................................................................... 13

2.2 電子機器における EMI および EMS 問題の一般化 ................................................... 13

2.3 電磁界解析の適用とマルチスケール問題 ................................................................... 16

2.4 ワイヤーでの伝搬モードを考慮したモデル分割 ....................................................... 17

2.5 外部試験系に測定値を用いる方法とその課題 ........................................................... 20

2.6 まとめ............................................................................................................................... 22

第 3 章 VHF 帯伝導エミッションを対象とした電子機器のモデリング .......................... 23

3.1 まえがき........................................................................................................................... 23

3.2 評価対象および解析手法の概要 ................................................................................... 25

3.2.1 解析対象とする機器および試験系 ....................................................................... 25

3.2.2 解析の考え方 ........................................................................................................... 26

3.3 妨害波発生源の解析 ....................................................................................................... 27

3.3.1 パワーMOS および配線寄生成分のモデル化 ..................................................... 27

3.3.2 妨害波発生源解析結果 ........................................................................................... 28

3.4 伝達関数の解析 ............................................................................................................... 30

3.4.1 電磁界解析による EUT の S パラメータ解析 ..................................................... 30

ii

3.4.2 外部試験系の S パラメータ ................................................................................... 33

3.4.3 伝達関数の計算 ....................................................................................................... 35

3.5 伝導性妨害波の解析結果 ............................................................................................... 36

3.5.1 伝導性妨害波の解析結果 ....................................................................................... 36

3.5.2 解析時間 ................................................................................................................... 39

3.5.3 提案手法の設計活用およびその効果 ................................................................... 39

3.6 まとめ ............................................................................................................................... 39

第 4 章 BCI 試験系のモデリング ........................................................................................... 41

4.1 まえがき ........................................................................................................................... 41

4.2 BCI 試験系モデリングの方針 ....................................................................................... 42

4.2.1 対象とする BCI 試験系 .......................................................................................... 42

4.2.2 BCI 試験系のモデリング方針................................................................................ 43

4.3 試験系を構成する個別要素のモデリング ................................................................... 44

4.3.1 注入プローブ ........................................................................................................... 44

4.3.2 擬似電源回路網（AN） ......................................................................................... 50

4.3.3 注入プローブおよび AN モデルの統合試験........................................................ 52

4.4 BCI 試験系のコモンモード電流解析 ........................................................................... 54

4.4.1 EUT および電気負荷のモデリング ...................................................................... 55

4.4.2 BCI 試験系でのコモンモード電流解析 ................................................................ 58

4.4.3 計算時間 ................................................................................................................... 62

4.5 まとめ ............................................................................................................................... 62

第 5 章 BCI 試験性能予測および設計技術 ........................................................................... 63

5.1 まえがき ........................................................................................................................... 63

5.2 解析対象 ........................................................................................................................... 64

5.2.1 解析方針 ................................................................................................................... 65

5.2.2 解析対象詳細 ........................................................................................................... 66

5.3 ICIM-CI モデル構築........................................................................................................ 66

5.3.1 DPI 試験系および S パラメータ検証 .................................................................... 67

5.3.2 DPI 試験結果および誤動作閾値の抽出 ................................................................ 70

5.3.3 構築した ICIM-CI モデルの検証 ........................................................................... 71

5.4 BCI シミュレーション及びその結果 ........................................................................... 73

iii

5.4.1 BCI 試験条件 ........................................................................................................... 75

5.4.2 BCI 試験系のモデリング ....................................................................................... 79

5.4.3 シミュレーション結果および試験結果との比較 ............................................... 81

5.5 コモンモード終端が及ぼす影響の検討 ....................................................................... 89

5.5.1 EUT 接地方法の検討 .............................................................................................. 89

5.5.2 コモンモード終端による共振抑制 ....................................................................... 91

5.6 まとめ............................................................................................................................... 95

第 6 章結論 ............................................................................................................................... 97

参考文献 ........................................................................................................................................ 101

研究業績 ........................................................................................................................................ 109

謝辞 ................................................................................................................................................ 111

iv

1

第 1 章序論

第1章序論

1.1 はじめに

半導体デバイスはその動作に伴い不要な妨害波（EMI: Electromagnetic Interference）を

発生するとともに，他の機器が発する妨害波の影響を受ける性質（EMS: Electromagnetic

Susceptibility）を持つため，半導体デバイスを搭載している車載電子機器は十分な電磁環

境両立性（EMC: Electromagnetic Compatibility）性能が必要である。ADAS1分野の拡大に

伴う各種センサの増加や電動化に伴うパワーエレクトロニクス機器の増加等，今後も半

導体デバイスの普及が進むため，車載電子機器の EMC の重要性は増々高まっている。

車載電子機器の EMC 性能は，エミッション（EMI）は CISPR 25 [1]にて，イミュニテ

ィ2（EMS）は ISO 11452 シリーズ [2]等の国際規格で規定される自動車の電磁環境に基

づいた部品試験により評価される [3]。車載電子機器は長さ 1 m オーダの金属製のワイ

ヤー3で相互に接続されており，ワイヤーが電気的に共振する VHF 帯以上の周波数帯に

おける伝導性 EMC 性能が特に重要である。共振により EMC 性能が劣化するため伝導性

EMC は高い性能が必要とされ，EMC 性能を満足するよう設計する必要がある。

これらの部品試験にて測定される伝導性 EMC 性能は，車載電子機器に搭載された半

導体デバイス自身の EMC 性能や機器内部の金属配線，部品配置および筐体との接続の

みならず，その配置や機器の接地方法および試験時にワイヤーを介して接続される外部

の電気的な負荷の影響を受ける。このことが車載電子機器の EMC 性能を予測すること

を困難にしており，事前に EMC 性能を予測し分析することができるシミュレーション

技術の構築が求められている。

本論文は，電磁界解析を用いて部品試験系における車載電子機器の伝導性 EMC 性能

を定量的に予測する解析技術を研究したものをまとめたものである。第 1 章にて研究の

背景および概要を示す。第 2 章では車載電子機器の伝導性 EMI / EMS 両方に共通する現

象をまとめ，EMC 性能予測に必要な解析手法を示す。第 3 章では，第 2 章で示した解析

手法をパワーエレクトロニクス機器の伝導性 EMI 試験系に適用する。第 4 章，第 5 章で

は，伝導性イミュニティ試験である BCI 試験を対象に，部品試験系のモデル化とその試

験性能予測方法を述べる。

1 ADAS: 先進運転支援システム Advanced Driver Assistance Systems の略である。

2 イミュニティは妨害波の影響を受けにくいこと（耐性）を意味する。

3 複数のワイヤーを束ねたものを意味するワイヤーハーネスと呼ばれることも多い。

2

第 1 章序論

1.2 研究背景

半導体プロセスの微細化およびウェハ径の大口径化に伴い高性能な集積回路（IC；

Integrated Circuit）が安価で手に入るようになり，IC を搭載した電子機器が広く普及して

きている。自動車に搭載される車載部品も，エンジンの燃料噴射および点火の電子制御

（EFI：Electric Fuel Injection）を始めとして各種センサの信号処理，アクチュエータ駆動

ドライバ，ECU 間通信用トランシーバ等，IC が様々なところで使われている。IC の普

及により，センサ [4]やアクチュエータの電子化が進んでおり，IC を搭載した小型電子

機器が広く自動車にて使われている。また，パワーエレクトロニクスの発展に伴い自動

車の電動化が急速に拡大しており，ハイブリッド自動車や電気自動車等が既に実用化さ

れている。これに伴い，従来のエンジン機械出力を利用してきた機器も電動化されてき

ており（電動パワーステアリング，エアコン用電動コンプレッサ等），様々な電力変換

器が自動車に搭載されてきている。車載機器においては搭載スペースが限られるため，

モータやアクチュエータにこれら電力変換回路が一体化した機電一体型の製品が多数開

発されている。これら電子化・電動化の普及に伴い，EMI / EMS 問題の発生源となる半

導体デバイスも増加しているため，EMC の重要性が高まっている。

(a) Electromagnetic interference.

(b) Electromagnetic susceptibility.

Figure 1.1: EMC on automotive components.

車載部品

アクチュエータ

アンテナ距離3m以下妨害波

ラジオ(AM/FM)TV携帯GPS

電磁波

ECU

基地局

携帯電話

車載部品無線機

3

第 1 章序論

自動車の電磁環境を Fig. 1.1 に図示する。自動車は狭い空間に多数の車載電子機器と

無線サービス利用機器（ラジオ，TV，GPS 等）が近接して搭載されており，電磁干渉に

よる無線機器の受信不良を避けるため，車載電子機器は不要な妨害波を出さないことが

求められる。また自動車は移動体であることから，国際無線用基地局や軍事用レーダな

どの高出力の電波発信源の近くを通過するなど，意図せず強電界に晒される可能性があ

るため，車載部品には高いイミュニティ性能が要求される。これらの車載電子機器の

EMC 性能は，自動車の電磁環境に基づいて規定された [3]ベンチ試験4により評価される。

機器が発生する妨害波（エミッション）の試験法は CISPR 25 [1]，機器が妨害波に晒さ

れたときの電磁耐性試験法（イミュニティ）は ISO 11452 シリーズにて規定されている。

このような中，センサやアクチュエータ一体型の小型電子機器等では，搭載スペース

の制約により EMC 対策用の部品を追加配置することが困難であり，EMC 設計の難易度

が増している。EMC 性能が未達の場合には，搭載されている ASIC （Application Specific

Integrated Circuit）の設計変更が必要になることもあり，深刻な手戻りが発生する。電力

変換器の場合，大電流に対するパワー半導体デバイスのスイッチングに伴い大きな高周

波ノイズが発生するとともに， EMI用フィルタに用いるLC部品のサイズが大きいため，

EMI 性能を満足しつつサイズの小さいフィルタおよび変換回路を設計する必要がある。

スイッチングによる高周波ノイズはデバイスの発熱量とトレードオフの関係にあり，か

つフィルタ用 LC 部品は製品体格に大きく影響する。電力変換器を設計するにはこれら

の要件を満足する必要があり，電力変換器の EMC 設計がより困難になっている。

よって，車載用の小型電子機器や電力変換器の EMC 設計は，事前に精度よく EMC 性

能を見積もり設計に反映させることが重要であり，シミュレーション技術の活用による

EMC 性能予測が強く求められている。

1.3 車載電子機器の伝導性 EMC

車載電子機器は単独で自動車に取り付けられることはほとんどなく，金属製のワイヤ

ー（ワイヤーハーネス）を用いて，電源供給用のバッテリーや他の車載電子機器に接続

される。車載電子機器に接続されるワイヤーの長さは車両の寸法と同程度の 1 m～10 m

のオーダであり，VHF 帯（30 MHz～300 MHz）の周波数における電磁波の波長と同じオ

ーダとなる（100 MHz の電磁波の自由空間波長は 3 m である）。これにより，VHF 帯に

てワイヤー長による電気的な共振を引き起こし，共振により様々な EMC 問題を引き起

こす。エミッションにおいて一例を示すと，機器より発生した妨害波がワイヤーにて共

振することでワイヤーより大きな放射性妨害波が発生し，車載の無線利用機器（76～108

MHzを使用するFMラジオ等）の受信信号に混入することで信号を受信できなくなる（ラ

4 車両搭載時の実環境における試験ではなく，車載電子機器そのものの EMC 性能を測定する試

験である。

4

第 1 章序論

ジオが聞こえなくなる）おそれがある。またイミュニティにおいても，ワイヤーの共振

により大きな電力をワイヤーにて受信してしまい，ワイヤーを介して機器に強い妨害波

が侵入することで半導体デバイスの誤動作を引き起こすことが懸念される。以上のよう

に VHF 帯ではワイヤー共振による EMC 問題が懸念されるため，車載電子機器に求めら

れる EMC 性能は高いものが要求される。

これらの EMC 性能はワイヤーに伝搬する妨害波が問題となるため，伝導性 EMC 用の

ベンチ試験により車載電子機器の EMC 性能が測定される。エミッションに対する伝導

性 EMC 試験法は CISPR 25 にて規定される電圧法および電流法，イミュニティに関して

は ISO 11452-4 [5]にて規定されている BCI（Bulk Current Injection）法であり，これらの

EMC テストベンチ環境にて車載電子機器の伝導性 EMC 性能が評価される。CISPR 25 で

は，特に FM ラジオ放送周波数帯（76 MHz～108 MHz）にて厳しい伝導性妨害波の限度

値が示されている。BCI 法は，ISO 11452-4 では明確な既定値は示されていないが，車両

メーカが定める車載部品 EMC 仕様 [6]でも，10 MHz から 400 MHz の範囲で 100 mA 以

上の妨害波をワイヤーに注入するよう要求している。車載電子機器を設計する場合，こ

れらの伝導性EMC試験に対しEMC性能を十分に満足するように設計することが重要で

ある。

Figure 1.2: CIPSR 25 voltage method setup example for conducted emission measurement.

Figure 1.3: ISO 11452-4 BCI setup example for conducted immunity test.

Electric load

ANPower supply

Wire harness

Ground planeStyrene form support (50 mm height)

EUT Grounding

connection

Coaxial cable

ICEMI receiver

Monitoring point

Auxiliary Equipment (AE)

Disturbance

source

Electric loadAN

Power supply

Injection probe

Wire harness

Ground planeDielectric spacer (50 mm height)

EUT


Grounding

connection

Disturbance

source

ICRF power amplifier

Coaxial cable

5

第 1 章序論

CISPR 25 電圧法の試験セットアップの一例を Fig. 1.2 に示す。試験対象である供試品

（EUT: Equipment Under Test），電源，擬似電源回路網（AN: Artificial network）および

EUT を動作させたり EUT の信号を受けたりするための外部電気負荷と，これらを相互

に電気的に接続するワイヤーによって構成される。これらの試験系を構成する機器は，

車体を模擬した金属板（グラウンドプレーン）の上にワイヤーの高さが 50 mm となるよ

うにに配置される。EUT が発生する妨害波は AN 附属の 50 Ω 系同軸端子にて EMI レシ

ーバもしくはスペクトラムアナライザにて測定され，要求される妨害波限度値以下であ

ることが求められる。

ISO 11452-4に規定されるBCI試験法の試験セットアップの一例を Fig. 1.3に示す。BCI

試験法は，外部より照射された電磁界によりワイヤーに妨害波が誘起された状態を模擬

する試験法であり，比較的安価な設備で試験できるため広く普及している [7]。電流注

入プローブにより変圧器の原理でワイヤーに妨害波を誘起させて妨害波電流を EUT に

注入したときに，EUT が誤動作しないかを試験する。注入する妨害波の周波数帯は自動

車メーカ毎に下限値が異なるが，概ね 1～400 MHz である [6]。CISPR 25 と同様に，グ

ラウンドプレーンの上にワイヤーにて接続された EUT，AN，電気負荷および電源が配

置され，EUT に接続されているワイヤーに注入用プローブをクランプして妨害波を注入

する。

EUT 単体の性能を測定する部品試験においても，試験系にて発生している現象は複雑

であり，その性能をシミュレーション等で予測することは容易ではない。これらの EMC

試験結果は EUT 内部の半導体デバイス自体の EMC 性能や機器内部配線のみならず，そ

の配置方法や接地（grounding）および EUT に接続される外部電気負荷の影響を受ける

ためである。また試験系を構成する EUT や外部負荷およびワイヤーは通常別々に設計さ

れモデル化されるが，モデルの接続方法が十分に議論されておらず，シミュレーション

の精度劣化を招いていると思われる。

本研究では，車載電子機器の伝導性 EMC 性能を定量的に予測し，EMC 設計を可能と

する技術構築を目的とし，その実現のために以下の 3 点に着目する。

(1) 機器の動作や 3 次元構造を考慮した各部のモデル

(2) グラウンドプレーンに対する配置および接地状況のモデル取り込み

(3) 試験系を構成する各部のモデルの接続

(1)，(2)の実現のために，3 次元高周波電磁界解析（full wave 解析）を適用する。電磁界

解析により，機器内部の複雑な配線の寄生結合やグラウンドプレーンに対する容量性・

誘導性結合を 3 次元形状より考慮することができる。また(1)の機器の動作に対しては，

半導体デバイスの振る舞いを模擬するため，1.5 節に示す従来研究にて構築されたデバイ

スモデルおよびマクロモデルを採用し，集中定数として電磁界解析に取り込む。(3)各部

のモデルの接続は，ワイヤーを伝搬する電磁界が q-TEM モードであることに着目した試

験系のモデル分割法を提案し適用する。

6

第 1 章序論

1.4 車載電子機器における EMC の階層

車載電子機器の EMC 性能を測定する EMC 試験は，自動車の電磁環境に基づいて規定

されているが，その EMC 性能を決める要素を階層化したものを Fig. 1.4 に示す。システ

ムレベル，電子機器レベルおよび半導体デバイスの 3 つの階層で考えることができる。

システムレベルの EMC は自動車の車両レベルで多数の電子機器が相互にワイヤーに

て接続された系での EMC のことである。自動車と自動車以外の電子機器との両立性を

満足するための EMC 性能試験（エミッションにおいては CISPR 12 [8]，イミュニティに

おいては ISO 11451 シリーズ [9]）が行われる。さらに自動車内部の機器同士の電磁干

渉（自家中毒）を起こさないよう，CISPR 25 にて規定される車両でのアンテナ誘起電圧

測定法にてシステムレベルの評価が行われる。ワイヤーハーネスの配置やグラウンドワ

イヤーの車両への接地，機器の接地および必要に応じたフェライトクランプの配置など

が設計項目となるが，十分な EMC 性能を有する車載電子機器を使用することも重要で

ある。

車載電子機器レベルでの EMC は，IC などの半導体デバイスおよび必要な各種部品が

プリント基板等にて接続されたボードレベルのみならず，その筐体設計や接地方法など

も含む。IC 等の半導体デバイスの選定，プリント基板の層構成や配線設計，EMC 性能

確保用の受動部品フィルタおよびバイパスコンデンサの定数および配置，パワー半導体

のスイッチング速度，リンギング抑制のスナバ回路，回路のグラウンドと筐体との接続

およびその接地方法等がその設計項目となる。その EMC 性能測定法として，自動車の

電磁環境を考慮した部品試験（CISPR 25および ISO 11452シリーズ）が規定されており，

自動車メーカとの間にて合意した要求値（妨害波限度値および注入妨害波レベル）を満

たすよう設計する必要がある。

Figure 1.4: EMC design layers on automotive electronic products.

EUT

車両システム車載電子機器半導体デバイス

部品EMC試験(CISPR 25，ISO 11452)

プリント配線板（PCB）

IC単体EMC試験(IEC 61967，62132)

車両試験（CISPR 12/25，ISO 11451）

アンテナ

電磁環境模擬

7

第 1 章序論

半導体デバイスレベルの EMC は，IC チップ自身の EMC を意味する。IC に代表され

る半導体デバイスは，EMI / EMS の発生原因となるため，半導体デバイスそのものの

EMC 性能が重要となる。チップ内部の回路トポロジー [10] [11]，オンチップの RC フィ

ルタ，チップ内部での電磁干渉を避けるための回路レイアウト，デジタル回路の省電力

化等が設計項目となる。その EMC 性能の測定方法は国際電気標準会議（IEC: International

Electrotechnical Commission）において規格化されており，IC の EMI 測定方法は IEC 61967

シリーズ [12]に，イミュニティ性能測定法は IEC 62132 シリーズ [13]にて規定されてい

る5。ドイツでは，これらの IC 単体 EMC 性能評価法を用いて，車載用 IC に要求する EMC

性能仕様を規定している [14]。

本研究は，車載電子機器レベルにおける伝導性 EMC 設計および EMC 性能予測を対象

としている。車載電子機器の EMC 性能を定量的に予測するためには，半導体デバイス

レベルの EMC 性能をモデル化する必要があるとともに，電子機器内部のモデルおよび

EMC 性能を測定する試験系のモデル化も必要となる。本研究では電磁界解析を用いて，

半導体デバイスから試験系までの妨害波伝搬を定量的に求める手法を提案することで，

これらの階層を結びつけ試験性能を予測する手法を提案する。

1.5 従来研究

1.5.1 半導体デバイスのモデル化手法

電子機器に搭載される半導体デバイスのモデリングについて，EMC 設計対象となるパ

ワーデバイスおよび IC について従来研究を述べる。

パワーエレクトロニクスで用いるパワーデバイスは MOSFET やダイオードなど，一つ

の素子として表現できる。スイッチングに伴う熱損失および EMI 発生量の設計・検討の

ために，パワーデバイスのスイッチング波形を再現するためのモデルの開発が以前より

行われてきた。スイッチングの挙動は素子特性のみならず，電力供給元電源の安定化コ

ンデンサまでの配線の寄生インダクタンスの影響を受けるため，これらを考慮する必要

があることが報告されている [15]。近年では実用化の進んでいる SiC（Silicon Carbide）

等のワイドバンドギャップ半導体のモデルも開発されている [16] [17]。

一方，IC は多数のトランジスタ，抵抗およびコンデンサが集積されており，IC 設計時

の SPICE モデルをそのまま用いてプリント基板やパッケージの設計検討することは，計

算規模や計算時間の観点で現実的ではない。よって EMC のシミュレーションに必要な

特性を表現できるよう簡略化したEMCマクロモデルの開発が進められている [18]。EMI

用のマクロモデルとして，IC 内部を R，L，C の線形回路網と励振源（電流源）を接続

5 サージなどの過渡的な波形に対するインパルスイミュニティ性能測定法は IEC 62215 シリーズ

にて規定されている

8

第 1 章序論

した回路とすることで，デジタル回路の動作に起因する電源ノイズを表現する LECCS

（Linear Equivalent Circuit and Current Sources）モデル [19]が開発され，様々な拡張がな

されている [20], [21]。同様の EMI シミュレーション用マクロモデルが IEC 62433-2 にて

ICEM-CE として国際規格化されている [22]。

IC に対する EMS のシミュレーション用途でもマクロモデルが開発されている。LSI

の電源に対し，LECCSモデルと同様にLSIを線形のインピーダンス回路網として表現し，

LSI に到達する妨害波電圧にて誤動作の有無を判断するモデルが提唱された [23]。誤動

作判定対象となる妨害波電圧は，IEC 62132-4 にて規定される IC 単体のイミュニティ試

験法である DPI（Direct RF Power Injection）法 [24]を用いて抽出している。本モデルと

電磁界解析を用いて，車載電子機器のプリント基板上に妨害波を注入したときのシミュ

レーションも行われており，誤動作発生有無を予測可能であることが示されている。LSI

以外のアナログ IC 等にも同様のマクロモデルが提案され [25]，さらに一般化されたも

のが IEC 62433-4 [26]にて ICIM-CI（IC Immunity Macromodel for Conducted Immunity）と

して規格化された。モデルの高精度化の取り組みも行われており，回路の内部ノードの

妨害波電圧を観測点に置くなど [27]のモデル改善も継続して行われている。

以上に示すとおり，IC やパワーデバイスのモデルの基本的なコンセプトは既に構築さ

れている。これらのモデルをシステムレベルの EMC 性能予測にどのように使用するか

が課題である。

1.5.2 ワイヤーおよび試験系のモデリング手法

電子機器を接続するワイヤーは，複数のワイヤーの容量性および誘導性の結合を考慮

した多導体伝送線路（MTL: Multiconductor Transmission Line [28] [29] [30]）とみなすこと

ができる。主にワイヤーと放射電磁界との結合，特に EMS の観点で以前より議論され

てきた [31] [32]。伝導性イミュニティ試験である BCI 試験法は，外部空間より照射され

る電磁波によって機器同士を接続するワイヤーに励起される妨害波を模擬するための試

験法であり [7]，ISO 11452-2 [33]にて規定される放射イミュニティ試験との相関関係が

議論されている [34] [35] [36] [37]。これらの文献では BCI 試験法の注入プローブを理想

トランスとして近似し，トランス結合により多導体伝送線路に誘起される妨害波と，外

部電磁界により誘起される妨害波の比較・検討が理論的に行われた。

BCI 試験系では，妨害波を注入するプローブとワイヤーとの信号伝達特性は，注入さ

れる妨害波レベルに影響するため，定量的な検討を行うためにはその高精度なモデルが

必要である。注入プローブと注入プローブによりクランプされたワイヤーとの結合を等

価回路記述する研究も行われており [38]，電子機器の設計に適用可能なレベルで高精度

なモデルが Grassi らによって構築された [39]。Grassi らは注入プローブの物理的な構造

と，クランプされた単線ワイヤーとの S パラメータ測定結果に基づいて，等価回路モデ

ルを作成している。この頃より同様の手法を用いた BCI 試験系のモデリングが盛んに行

9

第 1 章序論

われるようになり，ツイストペア線への拡張 [40]，Vector fitting による広帯域高精度化

[41]などが行われている。

これら等価回路による BCI 試験系のモデル化は，回路理論に基づいてモデル化されて

いるため現象を回路理論に基づいて検討できることに大きな意義があるが，実際の電子

機器に適用する場合は機器や機器内部配線の 3 次元的形状や配置に起因する寄生成分を

考慮することが困難であり，汎用性に課題が残る。本研究では電磁界解析にてモデル化

する手法を提案することで，実用性・汎用性を確保する。

1.5.3 試験性能予測技術

伝導性 EMI の試験性能予測技術は，フィルタ設計が機器の体格を左右するパワーエレ

クトロニクス機器において技術開発が行われてきた。民生機器において 30 MHz 以下の

み伝導性妨害波限度値が規定されていたこともあり，システム全体を集中定数素子によ

る回路解析にて過渡解析し，その結果を FFT などで周波数領域に変換することで定量予

測する手法が提案されている [42] [43] [44] [45]。文献 [44]では単相インバータを対象と

して，配線やワイヤーハーネスの寄生成分を考慮した回路シミュレーションにより，30

MHz 以下の帯域にて AN 端子電圧を精度良く解析できることを示している。同様のアプ

ローチがエアコンシステムにも適用されており [46]，30 MHz 以下の妨害波限度値に対

する機器の設計手法として回路シミュレーションが活用されるようになってきた。しか

し SiC，GaN 等のワイドバンドギャップデバイスの活用が進みスイッチングに伴い発生

するノイズが VHF 帯にまで拡大していることや，CISPR 25 等で規定される車載機器の

伝導性妨害波限度値は VHF 帯でも要求されていることから，30 MHz 以上の周波数帯に

て妨害波予測できることが求められている。30 MHz 以上の VHF 帯では電圧および電流

の波長が試験系のスケールと同等となり，集中定数を用いた回路シミュレーションでは

現象の表現が難しくなる。

イミュニティ試験法である BCI 試験の性能予測も，近年盛んに研究が行われている。

妨害波による IC の挙動を表現するために ICIM-CI に相当するモデルが使用され，試験

系を含めた妨害波の伝搬を解くことで性能予測を図っている。Durier らは，EUT を電磁

界解析にてモデル化し，多導体伝送線路モデル，外部負荷等価回路および理想トランス

等の回路モデルにて記述して系全体をモデル化するとともに，ICIM-CI モデルを用いる

ことで BCI 試験性能を予測する手法を提案している [47]。文献 [48]では，EUT を除い

た試験系の伝達特性をベクトルネットワークアナライザ（VNA: Vector Network Analyzer）

にて測定し，測定で得られた S パラメータをシミュレーションに用いる手法が提案され

ている。いずれの手法も，試験系における妨害波の伝搬を再現できていないため，その

予測精度が低い。

最新の研究では，BCI 試験において妨害波の伝搬を高精度な試験系モデルを用いるこ

とで正しく求めれば，ICIM-CI モデルにて精度良く試験結果を予測できることが示され

10

第 1 章序論

ている。Miropolskyらは ICIM-CIモデルと高精度なBCI試験系モデル [41]を組み合わせ，

BCI 試験結果を高精度で予測する手法を報告している [49]。しかし，この事例では EUT

や接続される負荷を等価回路に変換し易い理想的な構造を対象としているため，実際の

複雑な配線構造を持つ EUT や外部負荷を対象とした場合には等価回路記述が困難にな

り，汎用性に課題がある。本研究では電磁界解析を用いて EUT のモデル化する手法を提

案することで，様々な車載電子機器に適用できるよう汎用性を確保する。

1.6 研究の概要と本論文の構成

本研究は車載電子機器の伝導性 EMC 性能を定量的に予測し，EMC 設計を可能とする

技術構築を目的とする。EMI / EMS の両方の問題を扱えるよう，EMC 問題を信号伝搬問

題として一般化するとともに，汎用的に様々な車載電子機器を扱えるよう電磁界解析を

用いてモデル化する手法を提案する。伝導性 EMC 試験系は，1 mm オーダの電子機器内

部配線に対し試験系は 1 m オーダとなるマルチスケール問題となり，試験系全てを一つ

のモデルとして電磁界解析にて解くことは非効率的であり，設計適用の観点で現実的で

はない。本研究では，ワイヤーが長さ方向に一様な多導体伝送線路とみなせることから

q-TEM 波のみの信号伝搬となることに着目し，電磁界解析にて長さ方向に不均一になる

部分から十分に離れた箇所に q-TEM 波モードの入出力ポートを設定することで，試験系

を S パラメータとして分割してモデル化する手法を提案する。本研究は EUT や外部負荷

等，等価回路記述が困難な部分に電磁界解析を用いることで，定量的な試験結果予測を

可能とし，EMC 設計を実現するものである。

第 2章では第 3章以降で述べる車載電子機器の伝導性 EMI / EMS問題の両方に共通す

る現象を一般化するとともに，電磁界解析によるモデリング手法を提案する。伝導性

EMC 問題を車載電子機器内部の半導体デバイス端子間と外部試験系までの信号伝搬問

題と定義し，電磁界解析を用いてその伝搬経路を解く。機器を接続するワイヤーが長さ

方向に一様な場合 q-TEM モードのみ伝搬することに着目し，電磁界解析にてワイヤーの

長さ方向に不均一となる部分から十分に離れた箇所に q-TEM 波モードの入出力ポート

を設定することで，精度を保ちながら試験系を分割してモデル化する手法を述べる。ま

た，従来手法である VNA にて測定した S パラメータを用いる手法と提案手法の関係を

述べる。

第 3 章ではパワーエレクトロニクス機器の伝導エミッションを対象として，車載電子

機器のモデリング手法の検討および検証を行う。解くべき問題を信号伝搬問題として捉

え，妨害波発生源であるパワー半導体妨害波電圧の定量化と伝搬経路のモデル化を行う。

妨害波伝搬経路となる電力変換器部はシステムグラウンドを基準とした 3 次元の詳細な

モデルを用いた電磁界解析にて算出し，EUT 外部の試験系は従来手法である VNA にて

測定した S パラメータを用いる。CISPR 25 にて規定される AN 端子電圧を算出し，実測

結果と比較することで提案手法の妥当性を示す。

11

第 1 章序論

第 4 章では，伝導性イミュニティ試験法である BCI 試験を対象として試験系のモデル

化を検討する。BCI 注入プローブ，EUT，外部負荷，擬似電源回路網およびワイヤーを

電磁界解析のモデル化の対象とし，それぞれシステムグラウンドを基準としたワイヤー

への信号伝搬特性（S パラメータ）が正しく表現できるように機器の接地状況や配置も

含めてモデル化している。実用的な計算時間で系を解析するため，第 2 章で検討したモ

デル分割を適用する。システムグラウンドに対する接地方法が大きく異なる 2 種類の

EUT の BCI 試験を解析することで検証し，電子機器への注入電流量算出に対する提案手

法の汎用性を示すとともに，従来手法である VNA にて測定した S パラメータを用いる

手法に対する精度の優位性を示す。

第 5 章では第 4 章で構築したモデルを用いて，BCI 試験にて注入された妨害波が EUT

に搭載された IC チップに到達することで生じる端子間電圧を算出することで，IC の誤

動作を予測できるかを検証する。IC チップは既存の ICIM - CI モデルを用いる。IC に到

達する妨害波は EUT の接地状況や EUT や外部負荷のインピーダンスの不平衡によって

生じるモード変換の影響を受けるが，複数の EUT および外部負荷に対して BCI 試験を

実施・解析することで，提案手法にてこれらが再現できることを示す。さらに提案手法

を用いて，ワイヤー長に依存した共振に対する終端抵抗の効果の設計検討例を示す。

12

第 1 章序論

13

第 2 章車載電子機器の伝導性 EMC モデリング

第2章車載電子機器の伝導性 EMC モデリ

ング

2.1 まえがき

本章では，次章以降で示す車載電子機器の EMI（エミッション）/ EMS（イミュニテ

ィ）試験性能を予測するためのモデリングについて説明する。妨害波発生源，もしくは

妨害波を受けて誤動作する半導体デバイスは，従来研究にて構築されたデバイスモデル

およびマクロモデル（1.5 節参照）を採用し，集中定数モデルとして取り扱う。ここでは

妨害波の伝搬に着目したモデリングについて述べる。

最初に，車載電子機器の伝導性 EMC 問題をエミッション，イミュニティに共通する

現象としてまとめ，車載電子機器内部の半導体デバイス端子間と外部試験系の端子間（妨

害波観測点，もしくは妨害波注入端子）までの高周波信号伝搬問題として定義する。次

に，電子機器内部配線や接地の影響を考慮するために高周波電磁界解析（full wave 解析）

の適用を提案する。ここで車載電子機器内部配線のスケールと試験系のスケールが大き

く異なるマルチスケール問題となるため，試験系全体を一つの電磁界解析モデルとして

解くことは実用上困難である。よって，ワイヤーを伝搬する信号が q-TEM

（quasi-Transverse ElectroMagnetic）モードであることに着目し，ワイヤーにてモデルを

分割することでマルチスケール問題を回避し，電磁界解析を適用できることを示す。最

後に，既存手法である EUT 以外の試験系をベクトルネットワークアナライザ（VNA:

Vector Network Analyzer）にて測定して得られる S パラメータを使用する手法と，上記モ

デル分割の関係を述べるとともに，その問題点について述べる。

2.2 電子機器における EMI および EMS 問題の一般化

エミッション試験は，試験対象品（EUT：Equipment Under Test）の内部にある半導体

デバイスの動作にて発生した妨害波を，試験法によって規定される箇所（CISPR 25 電圧

法の場合，擬似電源回路網の 50 Ω 系同軸出力端）にて観測し，規定される妨害波限度値

を下回っているかどうか判定する試験である。イミュニティ試験は，試験系の妨害波注

入箇所（BCI 試験の場合は注入プローブ）より注入された妨害波が EUT 内部にある電子

回路（IC）に到達して意図しない動作をしないかどうかを判定する試験である。よって

14


EMC 問題は，試験系の観測点もしくは妨害波注入箇所と半導体デバイスとの間の信号伝

搬問題となる。

EMC 問題の対象を一般化して等価回路として記述すると Fig. 2.1 となる。この等価回

路は妨害波発生源，伝播経路および観測点で構成される。テブナン等価回路として表し

た出力インピーダンス𝑍S(𝑓)および電圧源𝑉S(𝑓)を妨害波発生源とし，観測点の等価イン

ピーダンスを𝑍m(𝑓)，妨害波発生源と観測点との間の信号伝達を表す線形回路網Φ(𝑓)を

用いて系は表現され，観測点での端子間電圧𝑉m(𝑓)にて評価される。ここで𝑓は周波数を

表し，妨害波の伝搬経路は線形であることを仮定している。エミッション問題の場合，

妨害波発生源はパワー半導体やデジタル回路のスイッチングに伴う高周波電流であり，

観測点はスペクトラムアナライザ等の計測機器にて観測している箇所（電流プローブや

擬似電源回路網測定用端子）である。イミュニティ問題で考えた場合，妨害波発生源は

妨害波を注入するアンテナや BCI 注入プローブであり，観測点は誤動作等を起こす電子

回路である。

エミッション，イミュニティいずれの場合も，その EMC 要件が成立するための条件

は，観測点電圧𝑉m(𝑓)があるしきい値電圧𝑉criteria(𝑓)以下となることであり，その条件式

を以下のように表される。

𝑉m(𝑓) < 𝑉criteria(𝑓) (2.1)

𝑉criteria(𝑓)はエミッションの場合は試験仕様にて規定される電圧値であり，イミュニテ

ィの場合は IC が誤動作する IC 端子間電圧である。EMC 設計とは，式(2.1)を満足させる

ことである。

Fig. 2.1 に示す EMC 問題の一般化等価回路において，観測点電圧𝑉m(𝑓)は𝑍S(𝑓)，𝑍m(𝑓)

および妨害波発生源と観測点との間の信号伝達を表す線形回路網Φ(𝑓)によって決まる

伝達関数𝑇(𝑓)と𝑉S(𝑓)の積となる。

𝑉m(𝑓) = 𝑇(𝑓) 𝑉S(𝑓) (2.2)

Figure 2.1: Generalized EMC equivalent circuit.

Disturbance source Monitoring point

15


エミッションの場合，𝑉criteria(𝑓)および𝑍m(𝑓)が規定されているため，式(2.1)を満足させ

るために，妨害波発生源電圧𝑉S(𝑓)を小さくする（例えば半導体デバイスのスイッチング

の速度を下げて高周波信号の発生を抑制する）か，伝達関数𝑇(𝑓)の値を小さくする，も

しくはその両方が行われる。イミュニティの場合，𝑉S(𝑓)が規定されているため，

𝑉criteria(𝑓)を上げる（例えば IC 自体を誤動作しにくくする，誤動作しにくい IC を選定

する）か，伝達関数𝑇(𝑓)の値を小さくする，もしくはその両方が行われる。伝達関数𝑇(𝑓)

はエミッション・イミュニティに共通する EMC 設計項目であり，𝑇(𝑓)を定量的に求め

ることは非常に重要である。

より一般化して考えると，エミッション問題の場合は妨害波発生源が複数存在する。

パワー半導体が相補的に動作するパワーエレクトロニクス機器での一例を Fig. 2.2 に示

す。イミュニティ問題の場合，IC が多端子回路網（PDN: Passive Distribution Network）

として表現されるため，観測点（妨害波が注入されると誤動作する端子）が複数存在す

る。例として 3 端子 IC のイミュニティ問題を Fig. 2.3 に示す。ここでΦIC(𝑓)は IC の 3

端子の回路網を意味する。

ここでは，妨害波発生源を電圧源によるテブナン等価回路として記述したが，妨害波

発生源を LECCS-core モデル等で使用されている電流源のノートン等価回路で記述した

場合も伝達関数の定義（次元）が変わるだけで，本質的な考え方は変わらない。イミュ

ニティにおける ICIM-CI モデルも，IC の誤動作記述は必ずしも端子電圧で規定されるわ

けではなく，端子電流や端子に流入する有効電力に対する応答として記述される場合も

あるが [26]，同様に伝達関数の次元が変わるだけで本質的な考え方は不変である。

Figure 2.2: Example of EMC equivalent circuit for emission with two disturbance sources.

Figure 2.3: Example of EMC equivalent circuit for immunity problem with a three-terminal IC.

IC PDN

,

16


2.3 電磁界解析の適用とマルチスケール問題

半導体デバイスの端子間ポートと EMC 試験系の規定箇所（AN 端子や注入プローブ同

軸端子等）との間の伝達関数𝑇(𝑓)が EMC 設計をする上で重要であることを前節にて述

べた。電子機器外部の試験系は規格などで規定されているものであり，通常設計対象で

はない。よって EMC 設計では，電子機器内部の配線レイアウトやフィルタなど，伝達

関数𝑇(𝑓)に影響する因子を操作し，伝達関数𝑇(𝑓)を小さくすることが行われる。

車載電子機器の一般的な構成を Fig. 2.4 に示す。半導体デバイスから試験系に接続さ

れるワイヤーまでの信号伝搬経路は，ボンディングワイヤーなどのチップの実装，リー

ドフレーム，プリント基板（PCB: Printed Circuit Board）配線，デカップリングコンデン

サ等のフィルタ，筐体と PCB との接続，筐体の接地の方法等，多数の配線系で構成され

ている。これらの配線系は寄生インダクタンスおよび寄生容量を持ち，相互に寄生結合

している。車載電子機器の設計の本質は，様々な制約のもとこれら金属配線のレイアウ

トやフィルタ部品の選定および配置を決めて，式(2.1)を満足する線形回路網Φ(𝑓)を決め

ることである。しかしΦ(𝑓)を明示的に求めることは通常困難である。

搭載される部品の回路モデルに加え寄生成分も含めた等価回路を抽出し，試験系の等

価回路モデルを接続することで，線形回路網Φ(𝑓)を構築することも原理的に可能である。

しかし，寄生成分を含めた等価回路網の構築は，寄生結合の回路トポロジーを検討した

上で配線ごとの寄生成分抽出が必要となり，電子機器の複雑な配線系からΦ(𝑓)を抽出す

るのは困難である。よって，配線構造から自動的に S パラメータなどの形式でΦ(𝑓)を抽

出できる電磁界解析を活用することが望ましい。

Figure 2.4: Typical structure of electronic equipment.

Wire bonding

PCB patternVia

Capacitor

Housing

Connector

Screw

Terminal voltage

PCB

Grounding connection

System ground

Wires

IC Chip

h = 50 mm

17


Figure 2.5: Typical setup for conducted EMC measurement for electronic products.

また，EUT に接続される外部負荷では，ワイヤーより伝搬してきた妨害波を反射する。

ワイヤーを伝搬しているコモンモードおよびノーマルモードの妨害波のモードは外部負

荷にて相互に変換される。モード変換量は外部負荷の回路構成，およびグラウンドプレ

ーン上に配置時の外部負荷配線寄生成分によって影響を受けるため，精度良くモード変

換量を考慮するためには外部電気負荷への電磁界解析の適用が望ましい。

ここで，車載電子機器の EMC 問題に対し電磁界解析を適用し，S パラメータの形式で

のΦ(𝑓)を求めることを考える。Fig. 2.5 に示すように，電子機器の配線スケールが 1 mm

オーダであるが試験系のスケールは 1 m のオーダと大きく異なるため，解くべき問題は

マルチスケール問題となる。実用上試験系全体を一括して電磁界解析にて解くことは計

算規模が膨大になり，計算効率の観点で実用上困難である。よってマルチスケール問題

を回避するためのモデル分割が必要となる。

2.4 ワイヤーでの伝搬モードを考慮したモデル分割

マルチスケール問題を回避するためのモデル分割について述べる。ワイヤーを伝搬す

る信号は q-TEM モードのみであることに着目し，少数のモードに対応したポートを定義

することで EUT 部分のみに電磁界解析を適用する手法を示す。

十分に広いグラウンドプレーンの上に導体ワイヤーが複数本並んだ系を考える。ワイ

ヤーなどの長さ方向に一様な構造の場合，そこを伝搬する電磁界は 2 次元形状から求ま

る独立直交なモードの線形和として表すことができる。媒質の誘電率が一様であれば，

電磁界は 2 次元面内成分のみ持つ TEM モードを基本モードとした信号伝搬が全ての周

波数帯にて可能である。TEM モードでは電界は静電界，磁界は静磁界分布を持ち，その

線積分および周回積分により電圧および電流が定義可能である。TEM モードの数はグラ

ウンドプレーンを除いた導体の数と同数となる。TEM 以外の高次モードでも伝搬可能で

あるが，断面内の導体配置寸法が波長より十分短ければ高次モードでの伝搬はできず，

TEM モードのみ伝搬する。実際のワイヤーは絶縁体の被覆で覆われているため厳密には

TEM モードではないが，周波数が低い場合は TEM モードと同等と近似した q-TEM モー

ドにて伝搬する [50]。

Electric load EUT

WiresSystem ground

IC

PCB

Capacitor

Screw for grounding

Probe

Length scale: 1 mLength scale: 1 mm

18


Figure 2.6: Two apparatus connected by three wires.

(a) Full wave model overview (b) Q-TEM port geometry (scale is not correct)

Figure 2.7: Concept of full wave model for EUT region with ground plane.

車載電子機器の伝導性 EMC 試験系の場合，ワイヤーはシステムグラウンドから高さ

50 mm のところに配置されることから高次モードの発生は GHz 以上となる。試験周波数

帯は 400 MHz 以下 [6]であることから，ワイヤーではワイヤー本数と同じ数の q-TEM モ

ードの妨害波のみ伝搬可能である。これより機器を接続するワイヤーは多導体伝送線路

[30]とみなすことができる。多導体伝送線路を用いてモデルの分割を行う。

Fig. 2.6に EUTと外部負荷を想定した 2つの機器がワイヤーにて接続された系を示す。

ワイヤーに接続される EUT や外部負荷は 3 次元構造であるため，伝送線路とみなしたワ

イヤーに対して不均一な構造となる。この不均一性より，ワイヤーの 2 次元構造から決

まる q-TEM モード以外の電磁界がこれらの機器の近傍で発生する。ワイヤーから見ると

高次モードが発生していることになるが，高次モードは対象としている周波数帯（1～400

MHz）においてエバネッセントモードであるため，これらワイヤー以外の構造物に対し

て十分離れた箇所では q-TEM モードのみ存在するとみなせる。よって EUT などの不均

一構造から十分離れた箇所に q-TEM モードの信号入出力ポートを電磁界解析にて設定

することで，多導体伝送線路と近似したワイヤーと不均一構造との接続が定義できる。

EUT の電磁界解析モデルの概念図および q-TEM ポートを Fig. 2.7 に示す。図中のℎはワ

イヤー高さを意味し，𝑑は q-TEM モードのポートと EUT（不均一構造物）までの距離を

意味する。伝導性 EMC 試験系では，ℎ = 50 mmがほぼエバネッセントモードの減衰係

Electric load EUT

Wires

System ground

System

ground

EUT

EM analysis region

Q-TEM portWire metal

System ground

Insulator

h

19


数の逆数と見なせるため，ℎと同程度以上の𝑑を確保すれば良い。このようなモデルで電

磁界解析にて算出された結果は，ワイヤー部では q-TEM モードの入出力ポートに対する

S パラメータとなる。

上記のように定義した電磁界解析モデルを EUT および外部電気負荷に適用すると，

Fig. 2.6 に示す系は Fig. 2.8 に示す等価回路となる。EUT および外部電気負荷は S パラメ

ータ，ワイヤーは多導体伝送線路と定義することができ，それぞれ対応する伝搬モード

で接続されている。電磁界解析の対象は Fig. 2.7 に示される EUT とそのシステムグラウ

ンドに対する接続部分のみとなり，試験系の分割が可能になる。

Fig. 2.8 に示す等価回路モデルは，ワイヤーは全区間で長さ方向に一様であるという仮

定が前提になっているが，ワイヤーが曲げられたり途中で分岐して別の外部負荷に接続

されることも考えられる。また BCI 試験における注入プローブなど，ワイヤーに妨害波

を注入する機器自体もワイヤーに対して不均一な構造となるため，少なくとも注入プロ

ーブの近傍は電磁界解析が必要となる。ポート設定面にて Q-TEM モードのみ伝搬して

いることが仮定できればこのモデル分割は成立するため，ワイヤー部も電磁界解析でモ

デル化して試験系全体をモデル化しても良い。Fig. 2.9 にワイヤー部を S パラメータとし

て表現した試験系の等価回路を示す。

Figure 2.8: Equivalent circuit for conducted EMC test setup.

Figure 2.9: Equivalent circuit for conducted EMC test setup with

wire model expressed by S-parameters.

System ground

EUT sideMTLElectric load

System ground

EUT sideWiresElectric load

20


Figure 2.10: BCI test setup.

Figure 2.11: Equivalent circuit for BCI setup.

上記のように，領域を分割して電磁界解析を適用することで，EUT や電子負荷など詳

細な内部配線（1 mm 以下）の検討を行いたいモデルのみに詳細なメッシュ分割が可能

となる。また，設計対象である EUT 側の設計項目（PCB 配線や部品配置など）を変更

した場合でも，EUT のみ再計算すれば良いため，効率的に検討することが可能である。

以上の考え方に基づいて，より具体的に伝導性 EMC 試験系のモデル分割した例を示

す。Fig. 2.10 に示す BCI 試験系をモデル分割し S パラメータで表した等価回路を，Fig.

2.11 に示す。外部負荷および電源部分を AE（Auxiliary Equipment）とし，AE の領域，

注入プローブおよびワイヤーの領域および EUT の領域として試験系を分割している。そ

れぞれの領域における S パラメータΦAE，Φp_wおよびΦEUTは電磁界解析を用いて算出

し，注入プローブから IC の PDN までの伝搬特性を算出する。詳細は第 4 章および第 5

章に記す。

2.5 外部試験系に測定値を用いる方法とその課題

EUT 外部のワイヤーおよび外部負荷は，Fig. 2.9 および Fig. 2.11 で示したように S パ

ラメータを縦続接続して表現されているので，1 つの S パラメータとして表すことが可

能である。よって EUT 以外の部分を直接ベクトルネットワークアナライザ（VNA: Vector

Network Analyzer）にて測定し，得られた S パラメータと EUT のモデルを接続して解析

する手法も考えられる [48] [51]。ここでは，測定した S パラメータを使用する手法の概

要および課題を示す。

Electric loadAN

Power supply

Injection probe

Wire harness

Ground plane

EUT


Grounding

connection

Styrene form support (50 mm height)

EUT

ICIM PDN

System ground

AE

(Load & ANs) Cross section of wires

Probe and wires

21


(a) Overview

(b) Enlarged view of wire ports

Figure 2.12: Photograph of S-parameter measurement setup for BCI test system.

BCI 試験系における試験系 S パラメータ測定の写真を Fig. 2.12 に示す。注入プローブ

およびそれぞれのワイヤーに同軸コネクタを接続し，VNA のポートに接続することで，

Fig. 2.11のEUT以外の外部試験系Sパラメータに相当するものを測定している。Fig. 2.12

(b) に示すように，ワイヤーと同軸コネクタ（SMA）を接続するためにグラウンドプレ

ーンに対して垂直な金属板を立てる必要がある。

この手法の問題点は，VNA での測定のために導入した垂直金属板およびコネクタが，

試験系を元の状態から乖離させていることである。本来の S パラメータは，ワイヤーを

伝搬する q-TEM モードに対応する S パラメータであるが，VNA にて測定される S パラ

メータは垂直金属板を挿入し，かつコネクタのピッチにワイヤーを広げた状態で測定さ

れたものである。回路的に考えた場合，垂直金属板によりグラウンドプレーンに対する

寄生容量が増加し，またワイヤーピッチ拡張に伴うワイヤー線間寄生インダクタンスの

Vertical metalic plate

SMA Connector

Injection probe

To VNA port

To VNA port


Wires

22


増加が起きる。周波数が低い場合これらの寄生成分の影響が小さいと考えられるが，こ

れらの寄生成分に影響される高周波数帯にて精度が劣化すると考えられる。

2.6 まとめ

本章では，次章以降で示す車載電子機器の伝導性 EMI / EMS 性能予測技術に共通する

伝導性EMC試験系のモデル化手法を示した。伝導性EMC試験における解くべき問題を，

EUT 内部にある半導体デバイス端子と外部試験系との間の信号伝達問題であると定義

した。また，機器内部の複雑な配線系およびグラウンドプレーンに対する配置・接地の

影響を考慮するために電磁界解析を適用することを提案し，さらに系全体を効率的に解

析するための q-TEM モードに着目した試験系のモデル分割手法を示した。

次章以降では，具体的な適用例を示す。第 3 章では，パワーエレクトロニクス機器の

伝導エミッションを対象として，本章で示した車載電子機器への電磁界解析手法を適用

し，実用的に解析可能かを検討する。EUT 以外の外部試験系は測定した S パラメータで

モデル化する従来手法を使用し，精度劣化の有無を確認する。

第 4 章，第 5 章では，伝導性イミュニティ試験である BCI 試験に対する性能予測手法

について述べる。第 4 章では，主要な信号伝搬経路となる BCI 試験系を実用的な精度で

モデル化する手法について検討した結果を示し，外部試験系を測定した S パラメータで

モデル化する従来手法での精度限界と，本章で述べたモデル分割手法による試験系モデ

ル化手法の精度の比較を行う。

第 5 章では第 4 章で構築した BCI 試験系モデルにて，試験系にある注入プローブ同軸

入力端子から誤動作を起こす IC（半導体デバイス）の端子間電圧を算出し，その妥当性

を示す。複数の外部電気負荷および EUT を用いた BCI 試験にて IC 端子間電圧を算出す

るとともに，実測での誤動作発生周波数と比較することで，EUT や外部電気負荷による

影響を考慮可能であり，EMC 設計に適用可能であることを示す。

23

第 3 章 VHF 帯伝導エミッションを対象とした電子機器のモデリング

第3章 VHF 帯伝導エミッションを対象と

した電子機器のモデリング

3.1 まえがき

本章ではパワーエレクトロニクスの伝導性妨害波を一例として，ワイヤーを含めた外

部試験系に伝搬する妨害波を予測する技術を提案する。特に実際の車載電子機器相当の

配線構造を持つ供試品（EUT：Equipment Under Test）のモデル化手法について詳細を示

す。

パワーエレクトロニクス機器はパワー半導体が ON / OFF のスイッチングを繰り返す

ことで効率よく所望の電圧もしくは電流を出力する。電圧および電流値が遷移する速度

（スイッチング速度）による妨害波発生量とスイッチングに伴う熱損失はトレードオフ

の関係にあり，機器の低 EMI 設計と熱設計の両方を満足するようバランスの取れた設計

をする必要がある。近年パワーデバイスの進歩と共にスイッチング速度，周波数が共に

高速化してきている [52]。パワー半導体のスイッチングに伴う急峻な電圧および電流変

動は高周波電流となり，配線導体や浮遊容量を介して外部に漏洩し，EMI 問題を引き起

こす。EMI問題は回路図にない浮遊容量・寄生インダクタンスの影響を強く受けるため，

問題が発生した場合の対策に試行錯誤する場合が多い。パワーエレクトロニクス機器の

小型化・高性能化のためにスイッチングの高周波化・高速化が進む中，EMI 低減設計が

困難になってきている。

1.5 節で示した通り，従来は 30 MHz 以下の伝導性妨害波を中心に回路シミュレーショ

ンによる予測技術の検討が行われてきた。配線やワイヤーハーネスの寄生成分を考慮し

た過渡回路シミュレーションにより，30 MHz 以下の妨害波は予測可能である [44]。し

かしスイッチングの高速化・高周波化によって発生する妨害波が VHF 帯にまで拡大して

いることや，CISPR 25 [1]等で規定される車載電子機器の伝導性妨害波限度値は VHF 帯

でも規定されていることを考えると，30 MHz 以上の周波数帯にて妨害波予測が可能な

ことが求められている。VHF 帯では電圧および電流の波長が試験系のスケールに対して

無視できなくなり，集中定数を用いた回路シミュレーションでは現象の表現が難しくな

る。そのためデジタル回路の高速な信号解析等，VHF 帯以上の周波数帯では電磁界解析

が用いられている [53], [54]。電磁界解析は電流密度などの物理量を可視化することによ

24


り視覚的に妨害波の漏洩経路を特定することが可能であり，パワーエレクトロニクス機

器においても電磁界解析が行われつつある [43]。

第 2 章で述べたように，伝導性 EMC 問題は高周波信号伝搬問題である。本章では，

VHF 帯の周波数帯にて伝導性の妨害波を予測するために，妨害波発生源であるパワーデ

バイスを含む EUT は電磁界解析にてモデル化する。EUT 外部の試験系はシステムグラ

ウンドを基準として測定した S パラメータを使用し，電磁界解析で求めた S パラメータ

と接続することで妨害波発生源から試験系における観測点までの妨害波の伝達関数を求

める。妨害波発生源であるパワー半導体は，デバイスモデルを用いた回路過渡解析によ

り求めたスイッチング電圧波形を周波数領域に変換したものを用い，上述の伝達関数と

の積を取ることで，外部試験系にて観測される妨害波を定量的に予測できることを示す。

(a) Overview

(b) Circuit diagram

Figure 3.1: DC-DC converter.

Power device

(noise source)

LC filter

capacitor

Choke coil (7 μH)

50 mm

93 mmPCB

Pi filter

capacitorChoke coil (13 μH)

Fin

Bus bar

High side

MOS

Low side

MOS

Power

supply

13 μH

7 μH

5 μF 5 μF 30 μF

DCDC converter

RC snubber

RC snubber

Load

25


3.2 評価対象および解析手法の概要

3.2.1 解析対象とする機器および試験系

解析対象は，入力 12 V，最大出力 160 W の降圧 DC-DC コンバータである。その外観

および回路図を Fig. 3.1 に示す。上段パワーMOS を約 100 kHz にてスイッチングさせて

おり，上段パワーMOS が OFF 時に下段パワーMOS が ON することで損失を低減する同

期整流方式を取っている。上段パワーMOS は耐圧 40 V，最大定格電流 47 A であり，下

段パワーMOSは耐圧 60 V，定格電流 20 Aである。それぞれベアチップ実装されている。

パワーMOS それぞれにリンギング抑制のための RC スナバ回路が挿入されている。また

パワー入出力端子とパワーMOS の間には，AM 帯の EMI 低減のためのπ型フィルタお

よび LC フィルタが挿入されており，そのコンデンサは 3225 サイズの容量 10 μF のセラ

ミックコンデンサで構成されている。回路図には記載していないが，VHF 帯 EMI 対策

用途の 1608 サイズのセラミックコンデンサも複数搭載されている。これらの部品はフィ

ルタ用インダクタを除いてプリント基板上に実装されている。Fig. 3.1 (a) に示すとおり，

インダクタおよびコネクタは，バスバーおよびリボンワイヤーを介してプリント基板に

接続されている。コネクタ及びワイヤーを介して外部に接続される端子の数は，Fig. 3.1

(b)に記載されている 4 つの電力入出力端子に加え，DC-DC コンバータに制御用の信号

を送受信する機能を持つ 2 つの端子を含めて計 6 つである。

車載電子機器に対する妨害波測定法は CISPR 25 にて規定されており，伝導性の妨害

波測定法には電圧法と電流法がある。電圧法とは，機器が発生する妨害波を，機器の電

源にて測定する手法である。本章では電圧法を対象として解析を行う。

Figure 3.2: Layout of the conducted disturbance measurement setup.

AN

ANEUT

50 ohm

Power

supply

Low relative permittivity support (50 mm height)

GND plane

Measuring

instrument

Load

simulator

Coaxial cable

+

-

1500 mm

26


本章で用いる妨害波測定系の試験レイアウトを Fig. 3.2 に示す。EUT は，電源供給用

の擬似電源回路網（AN: Artificial Network）と，EUT 用の駆動信号発生機能および EUT

が出力する電力を受ける負荷機能を有する Load simulator に接続されている。EUT の発

生する妨害波は AN の 50 Ω 同軸端子にスペクトラムアナライザを接続して測定される。

3.2.2 解析の考え方

妨害波発生の原因は，パワーデバイスのスイッチングに伴う電圧および電流の急峻な

変動である。発生した妨害波は，プリント基板を経由して DC-DC コンバータのコネク

タ端子に伝わり，機器外部のワイヤーに漏洩して電圧観測点（本章では AN の 50 Ω 系同

軸端子）に達する。ノイズ源から電圧観測点までの伝達関数が分かり，妨害波発生源の

大きさが分かれば，観測点にて測定される妨害波を定量的に求めることができる。周波

数領域での妨害波発生源電圧を𝑉S，発生源から観測点までの伝達関数を𝑇，妨害波観測

点電圧を𝑉N，それぞれ周波数𝑓の関数だとすると，𝑉Nは式(3.1)で表される。

𝑉N(𝑓) = 𝑇(𝑓)𝑉S(𝑓) (3.1)

ここで伝達関数𝑇は妨害波発生源に実効値 1 V で実部のみに与えたときに妨害波観測点

で観測される複素電圧であり，𝑉Sおよび𝑉Nも複素数である。パワーエレクトロニクス機

器は一般に（妨害波発生源となる）半導体素子が 2 つ以上あるため，妨害波発生源は複

数ある。本章で対象とする DC-DC コンバータの場合は，半導体素子は上下段のパワー

MOS が該当する。妨害波発生源が複数ある場合は，式(3.2)のように各妨害波発生源と，

妨害波発生源から妨害波観測点までの伝達関数の積の和として表すことができる。

𝑉N(𝑓) = ∑ 𝑇𝑖(𝑓)𝑉S𝑖(𝑓)𝑖 (3.2)

妨害波発生源であるパワーデバイスの電圧波形は，デバイスレベルの半導体モデルを

用いた上で，プリント基板等の寄生インダクタンス成分を考慮した過渡回路シミュレー

ションにより求めることができる。算出される電圧波形をフーリエ変換したものを周波

数領域における妨害波発生源電圧𝑉S𝑖(𝑓)とする。

妨害波発生源から妨害波観測点までの伝達関数は，第 2 章で述べたように DC-DC コ

ンバータ内部の部品，金属配線およびプリント基板と筐体（本章では放熱フィンに相当

する）との接続，システムグラウンドへの接地状況等の影響を受ける。また，DC-DC コ

ンバータ外部のワイヤーや負荷も伝達特性に影響する。3 次元電磁界解析にて S パラメ

ータを算出し AC 解析をすることで伝達関数を算出することが可能である。しかし，

DC-DCコンバータに搭載される部品のスケールが 1 mm以下であるのに対しワイヤーハ

27


ーネスの長さスケールが 1 m であるため，この解析はスケール比が約 1000 倍のマルチ

スケール問題となり，試験系全てを一つの電磁界解析モデルで算出することは非効率的

である。よって第 2 章で示したモデル分割を適用する。

本章では，コネクタ端子にてモデルを分割し，DC-DC コンバータと外部試験系で別々

に S パラメータを求め，S パラメータを後処理にて結合することで系全体を表すことで

伝達関数求める。設計対象である DC-DC コンバータの内部にあるパワーMOS 端子間と

システムグラウンドを基準としたコネクタ端子間の S パラメータを 3 次元電磁界解析に

て解く。外部の試験系は，グラウンドプレーン基準の S パラメータの測定値を用いる。

この 2つの S パラメータを縦続接続することで系全体におけるパワーデバイスから観測

点までの伝達関数を求める。

3.3 妨害波発生源の解析

妨害波発生源であるパワーMOS のスイッチングをシミュレーションするには，配線の

寄生インダクタンス成分および半導体デバイスのモデルが必要である [15], [43]。本解析

の目的はパワーMOS ドレイン-ソース（DS）間のスイッチング電圧波形を正確に求める

ことである。よってスイッチング波形に影響を及ぼすパワーMOS とその近傍を詳細にモ

デル化する。なお，回路シミュレータには ANSYS 社製 Simplorer を，寄生成分抽出には

ANSYS 社製 Q3D Extractor を使用した。

3.3.1 パワーMOS および配線寄生成分のモデル化

パワーMOS のモデルは，ゲート-ソース間電圧に対するドレイン電圧-電流特性（Vd-Id

特性）およびドレイン-ソース間電圧に対する容量特性が合うよう，上下段パワーMOS

それぞれのモデルを作成した。下段パワーMOS はボディダイオードの順方向に電流が流

れているときに OFF されるため，少数キャリア蓄積効果によるリカバリ電流が発生する。

リカバリ動作を考慮するため，事前に電流波形の計測できるテスト用プリント基板を用

いて測定した電流波形を再現できるようにモデルパラメータを調整したものを用いる。

配線寄生成分のモデル化方法について述べる。スイッチング時の高周波電流は主に上

下段パワーMOS と電源安定化用コンデンサで作られるチョークコイル内側の 1 次ルー

プに流れる。よって 1 次ループと 1 次ループに接続される部品形状を 3 次元でモデル化

し，Q3D Extractor を使用して寄生インダクタンスおよび寄生抵抗を算出した（Fig. 3.3

参照）。パワーMOS 配線に使用するボンディングワイヤーも 3 次元でモデル化している。

Fig. 3.3 (b) にパワーMOS 近傍のモデル拡大図を示す。複数の部品が該当配線に接続され

ているため，多端子の回路網として寄生成分を抽出している。Q3D Extractor にて抽出す

る寄生 LR 回路網の端子は，パワーMOS のドレイン，ソース，抵抗素子両端，およびコ

ンデンサ電極両端に設定した。受動部品自体が持つ寄生インダクタンスは，部品形状を

モデル化しているため，多端子回路網に含まれる。

28


(a) Overview

(b) Enlarged view of power MOS

Figure 3.3: 3D model view of parasitic LR calculation.

3.3.2 妨害波発生源解析結果

パワーMOS モデルと配線寄生成分回路網を接続し，かつ受動部品およびゲートドライ

バを模擬した電圧源を付加し，DC-DC コンバータの定常動作時の駆動 DUTY となるよ

う動作させて過渡回路解析を行った。得られたパワーMOS のスイッチング時の電圧波形

のシミュレーション結果を実測結果と合わせて Fig. 3.4 に示す。ターン ON，ターン OFF

波形ともに実測波形をよく再現できている。下段パワーMOS のボディダイオードリカバ

リにより，ターン ON 時の下段パワーMOS の DS 間電圧立ち上がりがやや急峻になって

いることが分かる。

High side MOS

AM filter capacitor

Low side MOS

Low side CR snubber

High side CR snubber

Analysis region for parasitic calculation

1st loop

High side RC snubber

Low side RC snubber

29


(a) Turn ON

(b) Turn OFF

Figure 3.4: Voltage wave forms of the power MOSFETs.

Figure 3.5: Power MOSFET drain-source voltage spectrums.

-2

0

2

4

6

8

10

12

14

16

-1.0E-07 -5.0E-08 0.0E+00 5.0E-08 1.0E-07 1.5E-07 2.0E-07

Vo

ltag

e (V

)

time (sec)

Low side MOS DS

High side MOS DS

High side MOS GS

Low side MOS DS (Exp.)

High side MOS DS (Exp.)

High side MOS GS (Exp.)

1div = 50 nsec

-2

0

2

4

6

8

10

12

14

16

-1.0E-07 -5.0E-08 0.0E+00 5.0E-08 1.0E-07 1.5E-07 2.0E-07

Vo

ltag

e (V

)

time (sec)

Low side MOS DS

High side MOS DS

High side MOS GS

Low side MOS DS (Exp.)

High side MOS DS (Exp.)

High side MOS GS (Exp.)

1div = 50 nsec

1.E-06

1.E-05

1.E-04

1.E-03

1.E-02

1.E-01

1.E+00

1.E+01

0 50 100 150 200 250 300

Eff

ecti

ve

val

ue

of

vo

ltag

e (V

)

Frequency (MHz)

Low side MOS DS

High side MOS DS

Eff

ecti

ve

val

ue

of

volt

age

(V)

100

101

10-1

10-2

30


パワーMOSのDS間電圧波形を FFTにて周波数成分に変換したものを Fig. 3.5に示す。

FFT はターン ON・ターン OFF 両方の波形を含めたスイッチング 1 周期を対象に行い，

窓関数は矩形窓を使用した。下段パワーMOS の急峻な電圧立ち上がりのため，100 MHz

以上の周波数では下段パワーMOSのDS間電圧の方が上段パワーMOSのDS間電圧より

も大きい。

3.4 伝達関数の解析

3.4.1 電磁界解析による EUT の S パラメータ解析

電磁界解析を用いて，ノイズ源となるパワーMOS から DC-DC コンバータコネクタま

での S パラメータを算出する。計算の簡略化のためパワーMOS を駆動する制御 IC はモ

デル化の対象外とするが，その他の回路部品は全てモデル化して解析を行う。ここでは

最初に EUT に搭載されている受動部品のモデル化について述べ，次に EUT 機器のモデ

ル化および外部試験系と接続するポートの設定に付いて述べる。

セラミックコンデンサのモデル化について述べる。コンデンサは一般に EMC 問題の

起きやすい VHF 帯においてインピーダンスが低く高周波電流が多く流れるため，正確な

モデル化が必要である。一般に電磁界シミュレータでは任意の LCR 受動素子を空間中に

配置することが可能だが，配置した LCR 受動素子自体が長さに応じた寄生インダクタン

スを持つ。よって例えば測定により求めた寄生インダクタンス成分をそのまま電磁界解

析における受動素子に定義すると，寄生インダクタンスが 2 重に考慮され，その結果と

して共振周波数のずれなどを引き起こす。

正確なインピーダンスを表現するため，コンデンサモデルは実測結果に基いてパラメ

ータ設定したモデルを使用する。マイクロストリップライン上にセラミックコンデンサ

をシャントスルー方式で実装し，ベクトルネットワークアナライザ（VNA: Vector

Network Analyzer）を用いて S パラメータを測定する。電磁界解析においてもこれと同じ

系をモデル化して解析し，得られる S パラメータが合うようにコンデンサモデルの LCR

値を決めた。1608 サイズ 10 nF セラミックコンデンサの一例を Fig. 3.6 に示す。実際の

セラミックコンデンサのサイズを考慮した電極をモデル化し，電極間に電磁界シミュレ

ータで定義可能な LCR 素子を置くことにより，コンデンサのモデル化を行っている。ポ

ート間透過特性（S21）の絶対値を実測結果と解析結果で比較したものを Fig. 3.7 に示す。

精度良く一致していることが分かる。

パワーチョークコイルおよびチップ抵抗器のモデル化について述べる。使用したチョ

ークコイルのインピーダンス特性は VNA を用いた反射法にて測定した結果，VHF 帯に

おいてほぼ容量性の特性であったため，電磁界シミュレータにて容量素子をコイル端子

間に設定した。またチップ抵抗器は，回路図記載の抵抗値と同じ値の抵抗を持つ抵抗素

子をプリント基板の抵抗設置箇所に設定した。

31


Figure 3.6: Capacitor on a microstrip line.

Figure 3.7: S21 characteristics of the ceramic capacitor (10 nF) mounted on the microstrip line.

上記にて述べた受動部品モデルを用いて，DC-DC コンバータのモデルを作成する。プ

リント基板の CAD データより，配線を含めたプリント基板の 3 次元モデルを作成し，

前述の LCR 部品モデルを基板モデルに搭載する。ノイズ源であるパワーMOS は，ドレ

インおよびソース電極をチップサイズの完全導体として形状をモデル化しており，ソー

スと基板配線を接続するボンディングワイヤーも 3 次元形状をモデル化している。バス

バーおよびコネクタは，3 次元の CAD 情報をインポートすることでモデル化し，バスバ

ーと基板配線を接続するリボンワイヤーも 3 次元形状を作成している。バスバーに接続

されるワイヤーもその形状をモデル化した。その他，妨害波伝搬経路となりうる放熱フ

ィンや基板と放熱フィンを接続する接着剤も 3 次元にて形状をモデル化した。作成した

DC-DC コンバータの電磁界解析モデルを Fig. 3.8 に示す。またグラウンドプレーンとの

電気的な結合を考慮するため，放熱フィンとグラウンドプレーンを接続する金属体も 3

次元モデルにて表現している。

1.6mm0.8mm

LCR element

terminal

-60

-50

-40

-30

-20

-10

0

0 100 200 300

|S2

1| (d

B)

Frequency (MHz)

Simulation

Experiment

32


電磁界解析にて設定するポートについて述べる。妨害波発生源側のポートは，上下段

パワーMOS の DS 間に設定する。試験系への妨害波信号伝搬経路であるワイヤー部には

グラウンドプレーンを基準とした q-TEM ポートを設定した。ポート番号は，1 が上段パ

ワーMOS，2 が下段パワーMOS，3～8 は各ワイヤーとなるように割り当てた。Fig. 3.9 (a)

に q-TEM ポートの全体図を，Fig. 3.9 (b) にポート 3 にシングルエンドモードにて電流を

与えたときの磁界分布を示す。シングルエンドの場合，電流はポート番号に対応したワ

イヤーとグラウンドプレーンにのみ流れる。ワイヤーを通過する電流のモードはコモン

モードを含めてシングルエンドモードの重ね合わせで表現できるため，q-TEM モードの

ポートを Fig. 3.9 のように設定することで，コモンモードの妨害波伝搬を考慮すること

が可能となる。

Figure 3.8: Electromagnetic analysis model of the DC-DC converter.

(a) Overview (b) Distribution of magnetic field

Figure 3.9: Quasi-TEM port set on the cross section of wires.

Apply current

to port 3

Port 8 Port 3

Terminal

Ground plane

33


Figure 3.10: Calculated transmission characteristics.

電磁界解析における要素分割は 1 次四面体要素を使用し，メッシュ数は 483,195 であ

る。解析した周波数点数は 27 であり，シミュレータに実装されている補間アルゴリズム

により S パラメータは周波数に対して連続となるよう補間される。0～300MHz の周波数

範囲に対して線形にて 1000 点で補間されるよう設定した。解析する周波数および周波数

点数は，補間される S パラメータが十分に収束するよう，シミュレータ内部アルゴリズ

ムにより自動的に決定される。

計算で得られた S パラメータのうち，上段 MOS から 12V 電源ワイヤー（ポート 3）

および EUT 内部回路の基準である GND ワイヤー（ポート 6）への透過特性を Fig. 3.10

に示す。DC-DC コンバータに挿入されている AM 帯用のフィルタが 10 MHz 以上の周波

数帯にて寄生成分によりハイパス特性となり，信号透過量が周波数に対して増加してい

る。60 MHz，120 MHz および 210 MHz 近傍にて透過特性にピークが見られるが，これ

は DC-DC コンバータ内部にて共振しているためである。

3.4.2 外部試験系の S パラメータ

外部試験系の S パラメータは測定により抽出する。DC-DC コンバータに接続されるワ

イヤー数が 6，電圧測定端子が AN の 2 端子となるため，系 8 ポートの S パラメータが

必要となる。S パラメータのリファレンスはグラウンドプレーンである。測定は Agilent

製 VNA E5071C を用いた。本 VNA は 4 ポートまで同時に測定可能であるため，VNA に

接続されていないポートを RF用 50 Ω抵抗にて終端した状態での 4ポートの測定を 6回

行い，得られた 6 つの 4 ポート S パラメータをプログラムによる後処理にて結合して 8

ポートの S パラメータを作成した。

-80

-70

-60

-50

-40

-30

-20

0 50 100 150 200 250 300

|Sij| (d

B)

Frequency (MHz)

S31 dB

S61 dB

S31

S61

34


Figure 3.11: Photograph of S-parameter measurement setup.

Figure 3.12: Circuit diagram for transfer function calculation.

測定時の VNA 接続の写真を Fig. 3.11 に示す。ワイヤーは本来機器と接続される状態

と比較して広げられており，かつ本来は存在しないグラウンドプレーンに垂直な金属板

が挿入されることが分かる。測定された S パラメータを使用しているため，試験系のモ

デルはブラックボックスモデルである。測定のためのワイヤーの配置変更や垂直金属板

によって生じる寄生インダクタンスの変化や寄生容量の増加がこの外部試験系 Sパラメ

ータに混入するため，これらの寄生成分の影響が見えてくる周波数にて誤差を発生する

ものと考えられる。

35


(a) AN power supply terminal

(b) AN ground terminal

Figure 3.13: Calculated transfer functions.

3.4.3 伝達関数の計算

前記にて得られた S パラメータを，Touchstone 形式を用いて高周波回路シミュレータ

上で結合して AC 解析を行うことで，伝達関数の計算を行う。高周波回路シミュレータ

として CST 製 Design Studio を使用した。計算に用いた回路図を Fig. 3.12 に示す。図の

左側に示す S パラメータブロックが DC-DC コンバータからワイヤーまでの S パラメー

タである。右側の S パラメータブロックが 3.4.2 にて求めた外部試験系の S パラメータ

であり，ポート 1～6 が DC-DC コンバータに接続される各ワイヤー，ポート 7 が回路グ

ラウンド側 AN の 50 Ω 終端，ポート 8 が 12 V 電源側 AN の 50 Ω 終端端子である。

-80

-70

-60

-50

-40

-30

-20

-10

0

0 50 100 150 200 250 300

dB

Frequency (MHz)

High side MOS to power supply

Low side MOS to power supply

Ab

solu

te v

alue

of

tran

sfer

funct

ion (

dB

)

-80

-70

-60

-50

-40

-30

-20

-10

0

0 50 100 150 200 250 300

dB

Frequency (MHz)

High side MOS to GND

Low side MOS to GND

Ab

solu

te v

alue

of

tran

sfer

funct

ion (

dB

)

36


上段パワーMOS の DS 間から AN 50 Ω 終端までの伝達関数を計算する場合は，DC-DC

コンバータ端子 1 に 1 V，DC-DC コンバータ端子 2 に 0 V の電圧を与え，AN の 50 Ω に

て観測される電圧を計算することにより算出可能である。同様にして下段パワーMOS

から AN 50 Ω 終端までの伝達関数も算出した。得られた伝達関数を Fig. 3.13 に示す。こ

れより，上段パワーMOS からの伝達特性が大きいことが分かる。これは Fig. 3.2(b)に示

すとおり，下段パワーMOS のドレイン，ソース端子は入出力端子までの間にチョークコ

イルがあるが，上段パワーMOS ドレイン端子から電源線までの間にはチョークコイルが

ないためである。また伝達関数にはいくつかのピークが見られるが，そのうち 60 MHz,

120 MHz, 210 MHz のピークは Fig. 3.10 にある透過特性に表れるピークと周波数が一致

している。このピークは DC-DC コンバータ内部にある共振によるものである。他のピ

ークはワイヤーハーネスの長さや負荷インピーダンスに起因する試験系での共振による

ものと推測される。

3.5 伝導性妨害波の解析結果

3.5.1 伝導性妨害波の解析結果

3.3 節にて求めた妨害波発生源の電圧周波数成分（Fig. 3.5）と，3.4 節で求めた伝達関

数（Fig. 3.13）を式(3.2)に基づいて計算することで AN 端子電圧を算出する。すなわち上

段パワーMOS の DS 間電圧と上段パワーMOS - AN 端子間伝達関数の積と，下段パワー

MOS の DS 間電圧と下段パワーMOS - AN 端子間伝達関数の積の和を取ることで AN 端

子電圧を算出する。複数の妨害波発生源があるが，妨害波発生源𝑉S𝑖および伝達関数𝑇𝑖は

共に複素数であるため，妨害波発生源の位相差も考慮されている。

Fig. 3.14 にシミュレーションによって得られた AN 端子電圧と測定結果を比較したも

のを示す。AN 端子妨害波の測定にはスペクトラムアナライザを使用した。使用した

resolution band width (RBW)および video band width (VBW)はそれぞれ 100 kHz および 300

kHz であり，検波方式はピーク検波である。電源側，グラウンド側共に測定結果とシミ

ュレーション結果は一致傾向にあり，200 MHz 以下の周波数にて概ね 10 dB の精度で計

算できていることが分かる。妨害波測定では最大となる妨害波電圧とそのピーク周波数

が重要であるが，本結果は 120 MHz にて表れるピークを始め 200 MHz 以下の各ピーク

を 5 dB の精度で再現できている。車載電子機器にて問題となりやすい FM ラジオ周波数

帯（76～108 MHz）に対してもよく一致しており，提案手法は FM ラジオ周波数帯でも

有効であると考えられる。一方，200 MHz 以上の周波数ではピークとなる周波数および

波形の形状も実測から乖離しており，精度に課題が残る。

37


(a) Disturbance voltages at power supply AN terminal.

(b) Disturbance voltages at ground AN terminal

Figure 3.14: Disturbance voltages at AN terminals.

妨害波発生源であるパワーMOS の DS 間電圧の周波数成分（Fig. 3.5 参照）は周波数

に対してピークや谷がないため，シミュレーションで得られる AN 端子電圧は伝達関数

起因で周波数に対するピークを持つ。よって 200 MHz 以上での AN 端子電圧の乖離も伝

達関数の精度に起因するものと考えられる。伝達関数を算出するために用いている EUT

外部の試験系 S パラメータは Fig. 3. 11 にあるように測定のためのジグを含んでおり，こ

れが精度低下の一因であると思われる。この試験系測定ジグの影響については次章にて

述べる。

-15

-5

5

15

25

35

45

0 50 100 150 200 250 300

Dis

turv

ance

vo

ltag

e (d

BuV

)

Frequency (MHz)

Power supply simulation

Power supply experiment

-15

-5

5

15

25

35

45

0 50 100 150 200 250 300

Dis

turv

ance

vo

ltag

e (d

BuV

)

Frequency (MHz)

GND simulation

GND experiment

38


(a) DC-DC converter (b) Focus at busbar

Figure 3.15: Surface current density at 120 MHz.

数値解析，実測ともに妨害波電圧のピークとなる周波数について考察する。AN 端子

妨害波電圧（Fig. 3.14）にて現れるピークはほぼ Fig. 3.13 に示す伝達特性由来によるも

のである。この伝達関数のピークのうち一部の周波数（60 MHz, 120 MHz, 210 MHz）は

Fig. 3.10 に示すノイズ源から DC-DC コンバータコネクタまでの伝達特性に現れるピー

クと一致しており、これは DC-DC コンバータ内部共振によるものである。観測してい

る範囲で AN 端子妨害波電圧が最大となる 120 MHz にて DC-DC コンバータの表面電流

密度分布を可視化したものを Fig. 3.15 に示す。Fig. 3.15 (a) の中央付近に大きな表面電

流密度があるが，これは妨害波発生源のパワーMOSFET によるものであり，自明な結果

である。注目すべきは，図中左下のバスバー近傍にも比較的大きな表面電流が発生して

いることである。Fig. 3.15 (b) のバスバー近傍を拡大した図を示す。放熱フィン，バスバ

ー，バスバーとプリント基板を電気的に接続するリボンワイヤーにて大きな電流が流れ

ており，バスバーおよびリボンワイヤーによる寄生インダクタンスとプリント基板-放熱

フィン間寄生容量による LC 共振が発生していることが分かる。このように電磁界解析

を用いることで，妨害波漏洩経路や放熱構造を含めた系における共振経路を視覚的に把

握することが可能であり，設計検討が可能である。

Fin

Busbar

PCB

39


3.5.2 解析時間

提案手法による解析時間を示す。本手法にて大きな計算処理が必要なのは，3.3.1 にあ

る配線寄生成分抽出，3.3.2のパワーMOS電圧波形算出および 3.4.1の電磁界解析であり，

その他の処理は全て数秒以内で計算可能である。よって上記 3 項目についての解析時間

および使用メモリを Table 3.1 に示す。使用した計算機は，CPU に Xeon W5590 を 2 つ，

48 GB の DDR3 メモリを搭載したワークステーションであった。いずれの解析でも 40

分以下の時間で解析が完了しており，実用的な計算時間で解析できていることが分かる。

Table 3.1 Calculation times of EM analysis

Analysis Software Calculation time Memory

Parasitic extraction Q3D Extractor 38 min 11 sec 1.89 GB

Circuit simulation Simplorer 37 min 28 sec 37.3 MB

Electromagnetic analysis CST STUDIO SUITE 25 min 18 sec 3.21 GB

3.5.3 提案手法の設計活用およびその効果

本章にて提案する手法は，パワーMOS および受動部品を実測に基づいて詳細にモデル

化することにより伝導性妨害波を計算している。スイッチング波形など逐一実測波形と

一致していることを確認しながら議論したが，パワーデバイス等の使用する部品を事前

にモデル化しておくことにより，事前に試作などをする前に EMC 性能を測定する部品

試験にて測定される妨害波を把握することが提案手法にて可能となる。また試作後にお

いて EMI 問題が発生した場合でも，妨害波伝搬メカニズムやスイッチング波形による妨

害波への寄与が分析可能であるため，早期の問題解決に有効であると考えられる。

本章では非絶縁型 DC-DC コンバータを対象としているが，スイッチング周波数が基

本波となる機器（スイッチング電源全般）に対してはそのまま適用可能である。3 相イ

ンバータ等，スイッチング周波数よりもかなり低い周波数に妨害波の基本波がある回路

に対しては，妨害波の基本周期が長くなることに伴うスイッチング波形算出時の回路解

析時間が増大するため，適用が難しい。基本周期の長い問題の取り扱いは更なる検討が

必要である。

3.6 まとめ

本章では，パワーエレクトロニクス機器の発生する伝導性妨害波を対象として，EUT

が発する伝導性妨害波を VHF 帯にて定量的に推定するシミュレーション手法を提案し

以下の結論を得た。

40


・妨害波発生源と周波数領域伝達関数を分離して解析することで，妨害波測定用試験

系にて観測される妨害波を現実的な計算時間でシミュレーションできる。

・DC-DC コンバータにて試行した結果，200 MHz 以下の周波数帯にて概ね±10 dB の

精度で妨害波を算出できた。

・電磁界解析を使用することで，パワーエレクトロニクス機器の妨害波漏洩経路を可

視化することができ，設計検討を視覚的に実施できる。

本章で提案した EUT 解析手法はパワーエレクトロニクス機器以外でも適用可能であ

ると考えられる。例として，ノートン等価回路で表現される LECCS-core モデルや

ICEM-CE [22]等の IC マクロモデルにおいても，プリント基板および筐体，外部負荷を

モデル化することで，CISPR 25 等の試験系における結果予測が原理的に可能である。

本章で提案した手法の課題として，EUT 外部試験系の精度が検証できていないことお

よび，その精度起因と思われる誤差が 200 MHz 以上の周波数にて見られたことである。

外部試験系のモデルとして VNA にて測定したシステムグラウンド基準の S パラメータ

を使用しているが，VNA にて測定した S パラメータには本来の試験では存在しない垂直

金属板等の影響が含まれる。その影響を次章にて分析する。

41

第 4 章 BCI 試験系のモデリング

第4章 BCI 試験系のモデリング

4.1 まえがき

本章では，ISO 11452-4 [5]にて規定される車載電子機器の伝導性イミュニティ試験で

ある BCI（Bulk Current Injection）試験系のモデル化手法を提案する。第 3 章にて，試験

系の S パラメータを測定し，その測定値を EUT（Equipment Under Test、試験対象品の意

味）の外部負荷として用いる手法では 200 MHz 以上の周波数帯にて精度劣化することが

示唆されたが，この問題を解決するために電磁界解析による試験系のモデル化を行う。

BCI 試験法はイミュニティ試験法として広く用いられている試験法である。BCI 試験

法は航空宇宙用機器向けに開発された試験法であり，外部空間より照射される電磁波に

よって機器同士を接続するワイヤーに励起される妨害波を模擬するための試験法である

[7]。ISO 11452-4 に規定される車載電子機器向けの BCI 試験法は，グラウンドプレーン

上に配置された EUT と外部負荷とを電気的に接続するワイヤーハーネスに対し注入プ

ローブを取り付け，妨害波をワイヤーハーネスに誘起させて EUT の誤動作発生有無を試

験する。妨害波を誘起する注入プローブは，変圧器の原理にてクランプしたワイヤーに

妨害波を誘起する。ISO 11452-4 にて規定される BCI 試験は，実際に車両に搭載された

実環境の試験ではなく，EUT の部品としてのイミュニティ性能を測定するベンチ試験で

ある。第 3 章で対象とした CISPR 25 電圧法とは，ワイヤー長さや注入プローブの有無

などは異なるが，束ねられた高さ 50 mm のワイヤーにて機器が相互に接続される点は同

等である。

設計初期段階の検討や通信系への結合評価を目的に，注入プローブを中心とした BCI

試験系のモデリングは近年多数の事例が報告されている [38]。単線ワイヤーとの結合を

高精度に表現可能な注入プローブの等価回路モデルが作成されて以来 [39]，類似のモデ

ルが報告される [55]など，活発に BCI 試験系のモデル化が議論されている [56] [57]。

Grassi らは自身の開発した注入プローブの高精度等価回路を，ツイストペア線との結合

に拡張した [40] [58]。測定によって得られる注入プローブの入力インピーダンスをその

ままモデルとして用いる方法 [59] [60]など，等価回路的なアプローチが開発されている。

しかし実際の機器を対象とした場合，任意のワイヤーの本数かつ内部構造の複雑な EUT

および電気負荷が接続されるため，EUT に注入される妨害波電流の予測は困難である。

本章では，任意の本数への妨害波注入を模擬するために，注入プローブに対して高精

度な電磁界解析モデルを構築するとともに，第 2 章で示した EMC 試験系モデル化手法

42


に則り，q-TEM モードのポートを用いた EUT および外部電気負荷の電磁界解析モデル

にて系全体をモデル化することで，車載電子機器の BCI 試験系におけるコモンモードの

妨害波伝搬が試験対象の周波数帯（1～400 MHz）にて精度よく解析できることを示す。

4.2 BCI 試験系モデリングの方針

4.2.1 対象とする BCI 試験系

本章では，実際の車載電子機器に対する ISO 11452-4 にて規定された BCI 試験系を取

り扱う。EUT として EMC 評価用に作成した小型車載電子機器のテストサンプルを使用

し，EUT に接続される外部電気負荷として EUT の動作に必要な機能（電源供給および

信号フィルタ機能）を有するものを用いる。本章で対象とする BCI 試験系を Fig. 4.1 に

示す。試験系は DC 電源，電気負荷，擬似電源回路網 (AN: Artificial Network)，注入プロ

ーブ，電流モニタ用プローブ，ワイヤーハーネスおよび EUT で構成されており，これら

の機器がグラウンドプレーンの上に配置されている。電源の正負の端子はそれぞれ AN

を介して機器に接続されるため，2 台の AN が用いられており6，電源の負側の端子はグ

ラウンドプレーンに接地されている。

EUT の概要を述べる。機器の回路図および形状の詳細は 4.4 節および Fig. 4. 16 にて述

べるが，EUT は 2 つの電源供給用端子および信号出力端子の 3 つの主要端子と，1 つの

オプション端子の計 4 つの端子を持つ。EUT は電源電圧 5 V が供給されると一定のアナ

ログ値を出力端子よりアナログの信号電圧を出力する機能を持つ。オプション端子（E

端子）は接地用端子であり，システムグラウンドへの接地の有無を選択できるようにし

ている。

Figure 4.1: BCI setup.

6 EUT の電源供給用グラウンドが車両搭載時に長さ 200 mm 以下のワイヤーにて車体に接地され

る場合は，BCI 試験時の EUT グラウンドもグラウンドプレーンに接地し，電源の正側の端子のみ

AN を介して機器と接続するよう ISO 11452-4 にて規定されている。

Electric load

Power supply

AN

SG + Amplifier Injection probe (F-140A)

Wire harnesses EUT

Ground plane

Spectrum analyzer

Current monitor

probe (F-65)

Styrene foam support (50 mm height)

43


EUT と接続される電気負荷の概要を述べる（詳細は後述の 4.4 節および Fig. 4.17 を参

照）。電気負荷は EUT の電源，グラウンドおよび出力端子と 3 本のワイヤーを介して接

続される。電気負荷は 2 つの機能を有しており，DC 電源より供給される 12 V 電圧を

DC 5 V 電圧に変換して EUT に供給するレギュレータとしての機能と，EUT が出力する

電圧をローパスフィルタにてフィルタリングする機能を有している。フィルタは受動部

品による RC フィルタである。フィルタされた EUT 出力信号は抵抗性(10 kΩ 以上)のハ

イインピーダンスケーブルを用いてデジタル・マルチメータに接続されており，BCI 試

験が行われる 1～400 MHz の周波数帯にて系に影響を及ぼさないようにしている。

注入プローブは FCC 製 F-140A，モニタ用電流プローブは FCC 製 F-65，AN は

Schwarzbeck 製の NNBM 8124 を使用している。注入プローブは EUT と電気負荷を接続

する 3 本のワイヤーを一括でクランプしており，トータルコモンモードの妨害波を EUT

に注入できるようにしている。

4.2.2 BCI 試験系のモデリング方針

モニタ用電流プローブおよび電源を除いた全ての構成要素を，3 次元電磁界解析を用

いてモデリングする。すなわち，注入プローブ，AN，ワイヤー，電気負荷および EUT

がモデリング対象となる。BCI 試験系のモデル構築に当たって，以下の 2 ステップに分

けてモデルを作成・検証する。

Step 1: 注入プローブおよび AN の単体高精度モデルの作成

Step 2: 実際の BCI 試験系のモデリング

Step 1 の目的は，BCI 試験にて共通で使用される試験系構成要素単品の汎用的なモデ

ルを作成することである。一般的にこれらの機器の詳細な設計情報はユーザに公開され

ていないため，本研究では機器の S パラメータの測定値を用いてモデルを作成する。Step

1 で作成したモデルが BCI 試験系にて適用可能か検証するため，2 つの AN に対してそ

れぞれワイヤーと S パラメータ測定用のジグ（垂直金属板に同軸コネクタを接続したも

の）を接続したものに対して注入プローブをクランプしたシンプルな系での電磁界解析

を行い，S パラメータ測定値と比較して妥当性を検証する。

Step 2 にて，試験対象特有の EUT および電気負荷のモデルを構築する。EUT および電

気負荷の設計情報は設計者にとって利用可能であるため，3 次元 CAD やプリント基板の

パターン情報，IC のインピーダンスなどの設計情報を用いてモデルを作成する。ここで

全ての構成要素のモデルが揃うので，これらのモデルを用いて BCI 試験系全体の解析モ

デルを作成する。試験系全体をそのまま電磁界解析にて解くことは計算規模が膨大とな

り実用上適用困難であるため，第 2 章で示したモデル分割の考え方を導入し，q-TEM ポ

ートでモデルを分割してそれぞれの領域ごとに電磁界解析にて解く。電磁界解析には

44


CST 製 Microwave Studio の周波数領域ソルバーを使用し，回路解析には CST 製 Design

Studio を使用した。

4.3 試験系を構成する個別要素のモデリング

4.3.1 注入プローブ

注入プローブは妨害波の主伝達経路となるため，そのモデル精度が重要となる。Fig.

4.2に注入プローブFCC F-140Aの写真および物理的構造を模擬した電磁界解析モデルを

示す。注入プローブは，トロイダル形状のフェライトコアと，同軸コネクタの芯線に接

続された巻線および金属の筐体にて構成されている。クランプされたワイヤーはトロイ

ダルコアに対して 1 ターンの巻線となるため，注入プローブ内の巻線とクランプされた

ワイヤーはコアを介して変圧器（トランス）の原理にて磁気的に結合する。すなわち，

注入プローブはトランスの原理でワイヤーに信号を伝達する。

モデリングの進め方は以下の通りである。最初に，寄生成分や材料の透磁率周波数分

散特性が無視できる比較的低周波における注入プローブの入力インピーダンスと，クラ

ンプしたワイヤーとの伝達特性により，注入プローブ内部巻線の巻数の同定を行う。次

に，試験対象の周波数帯（1 MHz ～400 MHz）にて，ワイヤーをクランプしていない状

態での入力インピーダンスをベクトルネットワークアナライザ（VNA: Vector Network

Analyzer）で測定し，測定値と一致するようにフェライトコアの物性値を調整して 3 次

元電磁界解析モデルを作成する。最後に作成されたモデルを用いて単線ワイヤーをクラ

ンプしたときのワイヤーとの結合を電磁界解析にて算出し，VNA での測定と比較するこ

とで，作成した注入プローブモデルの妥当性を検証する。

VNA を用いた反射法（1 ポート測定）にて測定した，ワイヤーをクランプしていない

状態での注入プローブの入力インピーダンスを Fig. 4.3 に示す。100 kHz から 1 MHz の

間では周波数に対してほぼ比例しており，かつ位相成分がほぼ 90 degree であるため，誘

導性のインピーダンスであることが分かる。2 MHz 以上の周波数ではインピーダンスは

周波数に対して比例しなくなり，30 MHz にて寄生容量による共振が発生してピークを

持つ。30 MHz 以上の周波数帯では巻線寄生容量による容量性の特性となる。1 MHz 以

下の周波数帯では周波数に対して誘導性のインピーダンスであるため、インダクタンス

を求めることができる。測定したインピーダンスの虚部より，以下の式(4.1)によってイ

ンダクタンス𝐿を求めることが可能である。

𝐿 = 𝑍imag 𝜔⁄ (4.1)

ここで𝑍imagはインピーダンスの虚部，𝜔は角周波数である。算出されたインダクタンス

を Fig. 4.4 に示す。1 MHz 以下の周波数でのインダクタンスは 4.8 μH 程度であることが

分かる。

45


(a) Photograph (b) Full wave simulation model

Figure 4.2: Injection probe (FCC F-140).

(a) Ablosute value.

(b) Phase

Figure 4.3: Input impedance of the injection probe without clamped wire.

Winding Metallic housing

Ferrite core

1

10

100

1000

1.0E+05 1.0E+06 1.0E+07 1.0E+08

Inp

ut

imp

edan

ce (

ohm

)

Frequency (Hz)

105 106 107 108

-100

-80

-60

-40

-20

0

20

40

60

80

100

1.0E+05 1.0E+06 1.0E+07 1.0E+08

arg Z

11

(deg

ree)

Frequency (Hz)

105 106 107 108

46


Figure 4.4: Inductance of the injection probe.

インダクタンスが既知であれば，ワイヤー単線をクランプした状態での低周波（100

kHz～1 MHz 程度）における結合（透過特性 S21）の測定値より，注入プローブ巻線の巻

数を推定することが可能である。Fig. 4.5 に巻数同定用の測定系およびその等価回路を示

す。注入プローブ側を 1 次側，クランプされるワイヤー側を 2 次側と定義する。2 次側

の巻数は 1 であり 1 次側の巻数𝑁は整数と仮定する。等価回路は 50 Ω 系で構成された線

路に結合係数 1 で結合されたインダクタ素子で構成されている。ここでは巻数同定が目

的であるため，漏れ磁束は無視している。1 次側の自己インダクタンスを𝐿1st，2 次側の

自己インダクタンスを𝐿2ndとする。𝐿1stは測定により既知であり，漏れ磁束を無視した

結合定数 1 のときの 2 次側自己インダクタンス𝐿2ndは𝐿2nd = 𝐿1st 𝑁2⁄ となる。

Fig. 4.5 の系で測定した透過特性と，回路シミュレーションにより算出した透過特性を

Fig. 4.6 に示す。巻数𝑁を 1 とした場合解析値はやや測定値を上回る傾向にあり，𝑁を 2

とした場合は測定値を 5 dB 程度下回る結果となった。等価回路は理想的なインダクタと

抵抗のみで構成されており，実際には結合係数が 1 より小さくなること，2 MHz 以上の

周波数ではインダクタンスが低下して結合が弱くなることを考慮すると，この結果より

巻数𝑁は 1 ターンであると同定できる。以上より，以降で示す電磁界解析モデルも巻数

を 1 ターンとして巻線をモデル化する。

以上の検討結果を踏まえ，注入プローブの電磁界解析モデルを構築する。金属筐体や

フェライトコアの内径・外径・厚み等の寸法は実機より計測可能であったため，実機寸

法測定結果通りとなるようにモデルを作成した。

フェライトコアの透磁率は注入プローブの周波数特性に大きな影響を及ぼす。一般に

磁性体の比透磁率はある周波数を超えると周波数増加に対して低下し，かつ磁性体で発

生する損失も増加する周波数分散特性を有している。この周波数分散特性を表現するた

めに式(4.2)に示す複素透磁率 [54] [61] [62]を用いる。

𝜇𝑟(𝜔) = 𝜇𝑟′ (𝜔) − j𝜇𝑟

′′(𝜔) (4.2)

0.E+00

1.E-06

2.E-06

3.E-06

4.E-06

5.E-06

6.E-06

1.0E+05 1.0E+06 1.0E+07 1.0E+08

Ind

uct

ance

(H

)

Frequency (Hz)

105 106 107 108

0

1×10-6

2×10-6

3×10-6

4×10-6

5×10-6

6×10-6

47


(a) Measurement setup (b) Equivalent circuit

Figure 4.5: Setup for measuring transmission characteristics.

Figure 4.6: Transmission characteristics from probe to wire.

ここで𝜇𝑟は複素比透磁率，𝜇′𝑟は比透磁率の実部，𝜇′′𝑟は比透磁率の虚部，𝜔は角周波数

を意味する。フェライトコア透磁率の周波数分散特性を表現するために，Debye の分散

モデルや Lorentz の分散モデルが先行研究にて用いられている [63]。本研究では，次の

式(4.3)にて表される 2 次の Debye 分散モデルを用いる。

𝜇𝑟(𝜔) = 1 +χ1

1+j𝜔𝜏1+

χ21+j𝜔𝜏2

(4.3)

ここで𝜒1 + 𝜒2は周波数がゼロのときの磁化率であり，τ1およびτ2は緩和時間である。た

だしτ1 > 𝜏2の関係がある。これらのパラメータは注入プローブの入力インピーダンス測

定結果を用いて決める。

2nd winding= 1 turn

1st windingToroidal core

N connector

SMA connector

Injection probe

System ground

Wire

1st winding

Gnd

50Ω

Port 1

Port 2

2st winding: 1 turn 50Ω

50Ω

4.8 uH

N turns

4.8 / N2 uH2nd winding: 1 turn

4.8 μH

-35

-30

-25

-20

-15

-10

-5

0

1.0E+05 1.0E+06 1.0E+07

|S21| (d

B)

Frequency (Hz)

Experiment

Simulation (1 turn)

Simulation (2 turn)

105 106 107

48


透磁率パラメータの決定方法を述べる。𝜔 が小さく透磁率の虚部が無視できる場合，

比透磁率は実部のみとなり𝜇r = 1 + 𝜒1 + 𝜒2となる。コアはトロイダル形状であり，巻数

およびプローブの自己インダクタンスが既知であることから，解析的に求めることがで

きる。トロイダルコアを軸対称の円筒座標系で考える（Fig. 4.7 参照）。円筒座標系の半

径方向成分を𝑟とし，磁性体の透磁率は空気と比較して十分に大きく磁束は全てコアに発

生すると仮定し，巻線電流による起磁力は周方向の𝜃成分に一様に発生していると仮定

すると，巻線電流𝐼によって発生する磁束密度は式(4.4)となる。

𝐵θ =𝜇𝑟𝜇0𝑁𝐼

2𝜋𝑟 (4.4)

ここで𝜇0は真空の透磁率である。コイルを鎖交する磁束は，式(4.4)を面積分しさらにコ

イルの巻数を乗じることで算出できる。コアの内径を𝑟in，外径を𝑟out，高さをℎとすると，

鎖交磁束は以下となる。

Φ =𝜇𝑟𝜇0ℎ𝑁

2𝐼

2𝜋 ln𝑟out𝑟in

(4.5)

インダクタンスは単位電流あたりの鎖交磁束であるため，以下の式(4.6)となる。

𝐿 =𝜇𝑟𝜇0ℎ𝑁

2

2𝜋 ln𝑟out𝑟in

(4.6)

注入プローブのトロイダルコア寸法測定値である 𝑟in = 28 mm， 𝑟out = 51 mm，

ℎ = 52 mmを用いて算出すると，𝜒1 + 𝜒2は 100 kHz～1 MHzの範囲で 760～800となった。

以上より𝜒1 + 𝜒2を 780 とした。

Figure 4.7: Cylindrical geometry of ferrite troidal core.

h

WindingCore

49


Fig 4.8に注入プローブのインピーダンス特性の測定値および電磁界解析モデルでの計

算結果を比較したものを示す。入力インピーダンスの実部が虚部を超えるのはおよそ 5

MHz であることより，τ1は 30 nsec 以上となる。以上の条件にて電磁界解析で算出され

る入力インピーダンスが実測値と一致するようにフィッティングした結果を Table 4.1

に示す。Fig. 4.8 より，30 MHz の自己共振近傍にてインピーダンス実部に乖離が見られ

るものの，他の周波数帯では概ね実測結果と一致している。

次に，注入プローブとワイヤーとの結合が妥当か検証する。Fig. 4.9 に検証用の試験レ

イアウトおよびポート番号の定義を示す。2 つの矩形の金属板がグラウンドプレーンに

対して垂直に配置されており，その中心部に SMA コネクタレセプタクル（HIROSE 製

HRM-309）が配置されている。ワイヤーが 2 つの SMA レセプタクルの信号ピンの間に

接続されている。ワイヤーは直径 1 mm であり，その伝送線路としての特性インピーダ

ンスは 310 Ω となる。ISO 11452-4 にて規定される注入プローブ用キャリブレーションジ

グは別途モデルを作成しなければならなかったので，検証対象としなかった。

Table 4.1 Extracted parameters of the ferrite core permeability

Variable Parameter

χ1 580

χ2 200

τ1 4.0 × 10−8 (sec)

τ2 4.0 × 10−9 (sec)

Figure 4.8: Comparison between experimental and simulated input impedance of injection probe.

-200

-100

0

100

200

300

400

1.0E+05 1.0E+06 1.0E+07 1.0E+08

Inp

ut

imp

edan

ce (

oh

m)

Frequency (Hz)

105 106 107 108

|Z|

Zreal

Zimag

simulationmeasurement

50


Figure 4.9: Validation setup for the injection probe with a single wire.

Figure 4.10: Comparison between experimental and calculated S-parameters.

Fig. 4.10 に S パラメータ絶対値の測定結果およびシミュレーション結果を示す。240

MHz に|S11|の急峻な落ち込みおよび|S12|のピークが現れているが，これは VNA ポートイ

ンピーダンス 50 Ω とワイヤーの特性インピーダンス 310 Ω の不整合によるものである。

注入プローブとワイヤー側 SMA ポートとの結合を表す|S13|は，10 MHz にてピークを持

ち周波数増加に従い特性インピーダンスの不整合により低下している。シミュレーショ

ン結果は 1～300 MHz の範囲でこれらの特性を非常によく再現できており，400 MHz に

おいても|S13|に 2 dB の差異があるのみである。提案したモデルはクランプしたワイヤー

との信号伝搬特性を 400 MHz 以下の帯域でよく再現できていると言える。

4.3.2 擬似電源回路網（AN）

ここでは Schwarzbeck 製の AN である NNBM 8124 のモデル作成について述べる。ISO

11452-4 [5]にて規定される AN の等価回路を Fig. 4.11 に示す。AN の EUT 側から見た入

Port 2

SMA

Port 1

Port 3

Injection probe

Wire

500 mm 50 mm

250 mm

Vertical metallic planewidth = 50 mm, thickness = 1 mm

70 mm

Ground plane

N-connector

-35

-30

-25

-20

-15

-10

-5

0

0.0E+00 1.0E+08 2.0E+08 3.0E+08 4.0E+08

S-p

ara

mete

r (d

B)

Frequency (Hz)

S13simulationmeasurement

S11

S33 S12

100

Frequency (MHz)

0 200 300 400

51


力インピーダンス|ZPB|は 0.1～100 MHz の範囲で仕様として規定されている。すなわち，

EUT 側から見た端子の入力インピーダンス|ZPB|が規定された周波数範囲で Fig. 4.11 に示

す等価回路の入力インピーダンスと 20%の範囲で一致するように規定されている。しか

し，この入力インピーダンス|ZPB|は，100 MHz 以上の周波数では規定されていない。よ

って測定結果に基づいたモデル抽出を行う。

VNA を用いて EUT 側端子 P とグラウンドプレーン間の入力インピーダンスを，前節

で使用したグラウンドプレーンに垂直な SMA レセプタクル付きの金属板を用いて測定

した。この測定結果は金属板，SMA レセプタクルおよび AN のバナナジャックの寄生成

分の影響を含んだものである。

NNBM 8124 は一般的な AN と同様，グラウンドプレーンと導通した金属製の筐体（Fig.

4.11 B 端子に相当する）に Fig. 4.11 の等価回路となるようなコンデンサおよびインダク

タが格納されている。AN の P 端子と金属筐体の間に任意にインピーダンスを設定でき

るようポートを設定し，1 ポートの S パラメータをモデルにて定義することで P 端子の

入力インピーダンスを表現できるモデルを構築する。Fig. 4.12 (a) にその概念と測定状態

を示す。AN の金属筐体およびバナナジャックの 3 次元形状を表現した電磁界解析モデ

ルを Fig. 4.12 (b)に示す。Fig. 4.12 (b) のモデルに対し，測定用の垂直金属板および SMA

レセプタクルのモデルを接続し，AN 内部に設定したポートから SMA レセプタクルまで

の 2 ポート S パラメータを電磁界解析により求める。VNA による測定によって得られた

1 ポート S パラメータに対し，電磁界解析にて求めた 2 ポート S パラメータを用いて

de-embedd することで，AN 内部に設定したポートに設定する AN 内部インピーダンスを

求めた。Fig. 4.12 (c) に AN の入力インピーダンスの測定値，de-embed されたインピー

ダンスおよび ISO 11452-4 の等価回路で規定されるインピーダンスを示す。Fig. 4.12 (b)

に示す金属筐体および P 端子バナナジャックの 3 次元形状と，筐体内部に de-embed され

たインピーダンスを持たせたものを AN のモデルとする。

Figure 4.11: Equivalent circuit diagram of AN specified in ISO 11452-4 [5] .

5 μH

1 μF

0.1 μF

1000 ohm 50 ohm

A

B

Power supply side EUT side

B

P

52


(a) Concept of AN model and measurement setup (b) EM model of the AN

(c) Input impedance of the AN

Figure 4.12: Modeling of the AN.

4.3.3 注入プローブおよび AN モデルの統合試験

作成した注入プローブおよび ANのモデルが BCI試験系において妥当性を検証するた

めに，実際の BCI 試験系に似せてレイアウトした統合試験環境において測定およびシミ

ュレーションを実施した。Fig. 4.13 にその試験レイアウトおよびポート番号を示す。

この試験環境は 2 つの AN，2 本の長さ 1.1 m のワイヤー，注入プローブおよび 2 つの

SMA レセプタクルが装着された垂直金属板で構成される。ワイヤーの導体径は 1 mm，

ワイヤーを覆う絶縁体の比誘電率は 3 で厚みは 0.3 mm である。それぞれのワイヤーは

AN と SMA レセプタクル信号端子に接続されており，ワイヤーは長さ 950 mm の発泡台

の上で絶縁体部を密着して並走している。垂直金属板にある SMA レセプタクルのポー

トは BCI 試験系における EUT のグラウンドプレーン基準妨害波信号に相当する。2 つの

AN，ワイヤーおよび垂直金属板のポートは対称に設置されている。図中の L は注入プロ

ANVertical metallic plane

SMA

Banana jack & plug

Impedance

Z

Ground plane

0

20

40

60

80

100

120

140

1.E+05 1.E+06 1.E+07 1.E+08 1.E+09

|Z| (

oh

m)

Frequency (Hz)

Ideal in reference [1]

Measurement

Deembeded

105 106 107 108

53


ーブの中心部と垂直金属板までの距離を意味する。注入プローブの位置 L は 3 条件（L =

160 mm，460 mm，760 mm）にてそれぞれ試験およびシミュレーションを行う。

VNA を用いて 3 ポートの S パラメータを測定するとともに，電磁界解析でも 3 ポート

の S パラメータを算出する。この試験系の電磁界解析モデルを Fig. 4.14 に示す。測定お

よび解析によって得られた，注入プローブから SMA ポートまでの透過特性|S31|を比較し

たものをFig. 4.15に示す。注入プローブの位置に関わらず|S31|は140 MHzおよび280 MHz

付近でピークを持つ。このピーク周波数はワイヤー長さより推定することができる。す

なわち真空中の電磁波 140 MHz の半波長は 1.07 m であり，これは試験系のワイヤー長

さとほぼ一致している。2 本の並走しているワイヤーのコモンモード特性インピーダン

スは，断面形状より算出すると約 280 Ω 程度であるが，AN 単体の終端インピーダンス

は Fig. 4.14 より 120 Ω 以下，測定用ポートの終端は 50 Ω，それぞれグラウンドプレーン

に対して 2 つ並列で配置されているためコモンモード終端インピーダンスはその半分程

度となり，ワイヤーのコモンモード特性インピーダンス 280 Ω に対して整合していない。

よってこのピークの原因はワイヤーの特性インピーダンスと AN および測定ポートの終

端インピーダンスの不整合によるものだと結論づけられる。またいずれの注入位置にお

いても周波数に対するピーク値と信号の通りにくい谷の値とで 20 dB 程度の差異がある

ことが分かる。これは BCI 試験系でよく見られるワイヤー長さに起因する共振現象によ

り，妨害波が EUT に入りやすい周波数と入りにくい周波数があることを意味している。

電磁界解析によって得られた|S31|は 300 MHz まで非常によく実測値を再現できている。

2-3 dB ほどの乖離が 380 MHz（L = 160 mm）および 400 MHz（L = 760 mm）に見られ，

解析結果は実測より高く出る傾向にある。注入プローブ単体のワイヤー結合を検証した

Fig. 4.10 でも同様の傾向が見られるため，この乖離の原因は注入プローブモデルに起因

していると考えられる。しかしながらこれらの構築したモデルは，注入プローブの位置

変更に対しても良好にワイヤーへの透過特性の周波数特性を再現できており，実際の

BCI 試験系の解析に対して支障はないと考えられる。

Figure 4.13: Setup for integration test of injection probe and AN.

AN

Styrene foam support (50 mm height)

Wires (1.1 m)

LInjection probe

Vertical metalic plane with SMAs

Port 1

Port 2, 3

AN

950 mm

Ground plane

54


Figure 4.14: EM model of the integration test (L = 160 mm).

Figure 4.15: Transmission coefficients from the injection probe to the SMA port.

4.4 BCI 試験系のコモンモード電流解析

前節にて BCI 試験共通の構成要素である注入プローブおよび AN のモデル化をした。

本節では試験対象に特有である EUT および電気負荷のモデル化を行うともに，これらの

モデルを用いて実際の BCI 試験系を解析する。2 種類の EUT 終端条件に対して EUT に

印加されるコモンモード電流の実測および解析結果を比較し，構築したモデルにて定量

的に EUT に印加される妨害波コモンモード電流を予測できることを示す。

Wires

Injection probe

ANs

Vertical metallic plane

-35

-30

-25

-20

-15

-10

-5

0

0.0E+00 1.0E+08 2.0E+08 3.0E+08 4.0E+08

Frequency (Hz)

S3

1 (

dB

)

simulationmeasurement L = 760 mm

L = 460 mmL = 160 mm

100

Frequency (MHz)

0 200 300 400

55


4.4.1 EUT および電気負荷のモデリング

Fig. 4.16 に EUT の詳細およびそのモデルを示す。IC チップがガラス基板に配置され

ており，そのガラス基板は鉄製の筐体に接着されている。中心部に穴の空いた単層プリ

ント基板が鉄製筐体に接着されており，プリント基板配線と IC 端子とがボンディングワ

イヤーを介して接続されている。IC は Vcc_chip，Vout_chip および Gnd_chip の 3 端子有

している。Vcc_chipおよびGnd_chipはチップに 5V電源を供給する端子であり，Vout_chip

は DC アナログ値を出力する端子である。これらの 3 つの端子はそれぞれ直径 30 μm の

Auワイヤーにてプリント基板に接続されており，DC的に同電位でそれぞれEUTのVcc，

Vout，Gnd 端子となる。EUT の回路図を Fig. 4.16 (b)に示す。EUT の Vcc，Vout，Gnd

の 3 端子は電気負荷にワイヤーにて直接接続される。プリント基板には 1608 サイズ 0.1

μF のセラミックコンデンサが実装されている。Gnd と容量結合されたオプション端子と

して E 端子があり，接地用ワイヤー（E-wire）を用いて接地することが可能な構成とし

ている。

(a) PCB layout (b) Circuit diagram

(c) Physical structure of the EUT EM model

Figure 4.16: EM model of the EUT.

IC

Ceramic capacitor

Vcc

E Vout

GndVcc

0.1 uF

Vout

Gnd

EIC

Vcc_chip

Vout_chip

Gnd_chip

Vcc

Gnd

VoutE-wire

Iron housing

56


EUT を構成する全ての要素を電磁界解析にてモデル化した。IC チップは IC のシリコ

ン基板を基準とした 3 ポート S パラメータとして表現している。この S パラメータは IC

チップの設計情報より SPICE を用いて抽出した。電磁界解析モデルにおいては IC チッ

プのシリコン基板を基準にポートを設定し，そこに 3 ポート S パラメータを取り込める

ようにしている。プリント基板やセラミックコンデンサは第 3 章で解析対象とした

DC-DC コンバータと同様のモデル化を行った。すなわち，プリント基板は CAD 情報よ

り 3 次元モデルを作成し，コンデンサは電極構造および電磁界シミュレータにて使用可

能な LCR 素子を用いてモデル化したものをプリント基板上に配置している。EUT を接

地する場合は，接地インピーダンスを正確に表現するために，ワイヤーも 3 次元のソリ

ッドモデルとして表現し，システムグラウンドに接続した。

(a) Circuit diagram

(b) Physical structure of the EM model (without metallic housing)

Figure 4.17: EM model of the electric load.

Vcc

Gnd

P+

Gnd

Vout_m

VoutGnd_m

3-terminal

regulator

CR filter

Peripheral

capacitors

Vcc

Gnd

Vout

P+Gnd

Vout_m

Gnd_m Peripheral passive

components

PCB

Banana jacks

57


次に電気負荷の詳細及びそのモデリングについて述べる。電気負荷の回路図を Fig.

4.17 (a)に示す。電気負荷は 12V から 5V に変換するための 3 端子レギュレータ，レギュ

レータの安定動作のためのコンデンサおよび EUT出力信号用RCフィルタで構成されて

おり，これらの部品が 2 層配線のプリント基板に実装されている。Fig. 4.17 (a)に記載さ

れている Vout_mおよび Gnd_m端子は RCフィルタ後の信号をモニタするための端子で

ある。プリント基板，受動部品，バナナジャックおよび金属筐体を電磁界解析にてモデ

ル化した。これら配線および受動部品のモデル化は第 3 章で示した EUT のモデル化と同

様である。モデル化した電気負荷を Fig. 4.17 (b)に示す。レギュレータ IC は，レギュレ

ータ安定化用のコンデンサが多数並列で設置されていてインピーダンスが十分に低く，

レギュレータ自身のインピーダンスによる影響が無視できたため，レギュレータ IC はモ

デル化せず IC 部分での端子をオープンとした。

(a) Overview of the BCI setup

(b) Enlarged view of the EUT

Figure 4.18: BCI test setup.

AN

Electric load

EUT

Current monitor probe

Injection probe

E-wire

EUT

58


4.4.2 BCI 試験系でのコモンモード電流解析

上記にて構築したモデルを用いて，実際の BCI 試験系のシミュレーションおよび測定

を行う。Fig 4.18 (a)に BCI 試験実測時の写真を，Fig. 4.18 (b)に試験時の EUT 部分の拡大

写真を示す。系のコモンモード終端インピーダンスが大きく異なる 2 種類の BCI 試験を

実施するため，EUT の E-wire を接続した試験および接続しない試験を実施した。注入プ

ローブの位置はプローブ中心が EUT から 150 mm 離れたところに配置し，電流モニタプ

ローブの位置は EUT から 50 mm 離れたところに配置した。

第 2 章で示した通り，BCI 試験系全体のシミュレーションは計算規模の観点より現実

的ではないため，モデルを分割する。本章ではモデルを(1) 電気負荷および AN 部分，(2)

注入プローブおよびワイヤー部分，(3) EUT 部分の 3 つに分割した。分割の概念を Fig. 4.

19 に示す。モデル分割面は，注入プローブや EUT 等の q-TEM 波伝送仮定ができない不

均一な構成要素から 50 mm 以上離れた箇所のワイヤーハーネス断面に設置した。Q-TEM

ポート（CST 社 Microwave Studio における wave guide port）をそれぞれのモデル分割面

に設定した。モデル分割面でのワイヤー数は 3 であるため，伝搬できる q-TEM モード数

も 3 となる。q-TEM モードは，モデル分割面での 2 次元断面構造（ワイヤー金属部や絶

縁体の形状およびグラウンドプレーンとの位置関係）から算出される。分割された BCI

試験系モデルは高周波回路シミュレータ上で結合して系全体の解析を行う。Fig. 4.20 に

BCI 試験系全体を対象とした回路シミュレーションモデルを示す。分割されたモデルは

それぞれ分割面にて対応するモードのポート端子で接続される。なお本回路モデルでは，

注入プローブに妨害を入力するパワーアンプから注入プローブまでのケーブル損失も考

慮しており，ケーブルを VNA にて 2 ポート測定して得られた 2 ポート S パラメータを

用いてケーブル損失を表現している。

Figure 4.19: Model separation.

ANInjection probe

Electric load EUT

AN & Electric load Injection probe EUT

QTEM port

Wires

59


Figure 4.20: Circuit diagram of the BCI test setup in CST Design Studio.

Figure 4.21: Measurement setup for S-parameter of BCI test sytem without EUT.

本 BCI 試験は置換法 [5]によって行われた。置換法では，50 Ω 系の校正ジグを用いて

規定の電流値を流すのに必要な進行波電力を各周波数にて予め求めておき，求めた進行

波電力を実際の試験にて注入プローブに印加する。よって注入プローブに注入すべき進

行波電力は既知である。本試験では試験周波数 1～400 MHz に対し，置換法電流値を 200

mA として試験を行った。シミュレーションでは校正ジグにて求めた既知の進行波電力

をケーブルに入力することで，置換法での妨害波注入を模擬した。

Injection probe

IC chip

AN & Electric load

EUT

Cable lossPower input port


VNA port

Injection probe

To VNA port

To VNA port

60


比較のため，EUT 以外の試験系のモデルとして VNA を用いて測定した S パラメータ

を用いる従来法 [51]でのシミュレーションも合わせて実施する。グラウンドプレーンに

垂直な金属板とSMAレセプタクルを用いてVNAに接続して測定したものを用いる。Fig.

4.21 に試験系 S パラメータ測定時の写真を示す。測定により得られる S パラメータは，

金属板および SMA レセプタクルの寄生成分の影響を受けた試験系モデルとなる。この

手法は測定値をそのまま使用するため，EUT 以外の試験は現象分析が困難なブラックボ

ックスモデルとなる。

実測および解析によって得られた EUT 近傍のコモンモード電流を Fig. 4.22 (a)，(b)に

示す。それぞれ E-wire を用いて接地用 E 端子を接地した場合と接地していない場合の結

果を表している。E-wire の有無で EUT に印加されるコモンモード電流が大きく異なる結

果となった。これは EUT のワイヤー接続端子とグラウンドプレーンとの間のコモンモー

ドインピーダンスが大きく異なることが原因である。EUT の各端子はお互いに 0.1 μF の

セラミックコンデンサで接続されており（Fig. 4.16 参照），端子間インピーダンスは低

い。E-wire が接地された場合，EUT のワイヤー接続端子とグラウンドプレーンの間のイ

ンピーダンス（コモンモードインピーダンス）は誘導性となる。E-wire を使わず E 端子

がフローティングの場合は，コモンモードインピーダンスは容量性となる。よってコモ

ンモード電流は E-wire の有無で大きく異なる。

本章で構築したモデルで算出されたコモンモード電流は Fig. 4.22 (a) より E-wire 接続

時において実測結果を非常によく再現できていることが分かる。E-wire 接地なしの場合

は 200～400 MHz にて解析結果が実測結果よりも若干振幅が大きいものの，全てのコモ

ンモード電流ピークを良好に再現できている。

一方，測定した試験系 S パラメータをそのまま使用する従来法の場合，共振周波数の

シフトや，Fig. 4.22 (a)の 185 MHz や 200 MHzに見られる実測では観測されないピーク

が発生しており，再現性に欠ける。従来法の精度低下の原因は，試験系測定時に本来存

在しない金属板や SMA レセプタクルが存在することによる寄生成分の混入，および測

定のためにワイヤーが広がることによる寄生成分の変化により，150 MHz 以上の高周波

数帯にてこれら寄生成分の影響が顕著になっていることだと考えられる。よって 150

MHz 以上の周波数帯を精度良く解く場合には，これらジグの影響を排除した電磁界解析

モデルが試験系においても有効であると考えられる。また，これは BCI 試験系が本質的

に 150 MHz 以上の周波数帯にて，これらジグの影響を受けやすい不安定な系であること

も示唆している。

61


(a) With E-wire

(b) Without E-wire

Figure 4.22: Common-mode current at the current monitor probe.

以上より，今回構築した試験系モデルは従来法より高精度であり，かつ EUT の終端条

件の変化に対しても精度良くコモンモード電流を予測できる汎用的な手法であると言え

る。精度良く解析できている理由は，励振源である注入プローブを高精度でモデル化で

きていること，EUT や電気負荷等ワイヤーに接続される機器のシステムグラウンドに対

するインピーダンスが電磁界解析にて正しくモデル化できていること，系全体のモデル

分割面が不均一構造部から 50 mm 離れたところに設定されており，分割面ではほぼ

q-TEM 波のみ存在することで分割モデル間の信号伝搬が正確であることだと考えられ

る。

0

100

200

300

400

500

600

0 100 200 300 400

Com

mon

mod

e cu

rren

t (m

A)

Frequency (MHz)

Experiment

Conventional method

Proposed method

0

100

200

300

400

500

0 100 200 300 400

Com

mon

mod

e cu

rren

t (m

A)

Frequency (MHz)

Experiment

Conventional method

Proposed method

62


Table 4.2 Calculation times of EM analysis

Model Calculation time (hrs) CPU

Electric load & AN 3.73 Xeon E5 2690

Injection probe 1.30 Xeon E5 2690

EUT 0.24 Xeon E5 2667

4.4.3 計算時間

BCI 試験系の各分割モデルに対して電磁界解析に要した計算時間を Table 4.2 に示す。

EUT 以外の部分での解析に 5 時間程度，EUT 部分の解析に 15 分程度要している。電子

機器の EMC 設計の観点では，EUT の設計案検証を複数回行う場合でも EUT 以外の部分

は 1 回解析しておけば良い。本章にて対象とした EUT の規模であれば 15 分程度で他の

EUT 設計案の検討が可能である。本計算手法は実用的であるとともに，より複雑な電子

機器への適用も可能であることを示唆している。

4.5 まとめ

本章では車載電子機器を対象とした BCI 試験系を，電磁界解析にてモデリングする手

法の提案を行った。妨害波伝搬の主経路となる注入プローブおよび系全体の終端である

AN に対して，設計情報を使用せずにモデル化する手法を示した。

等価回路表現が困難なグラウンドプレーン上に配置された EUT，電気負荷，注入プロ

ーブおよび注入プローブにクランプされた複数本のワイヤーを電磁界解析にてモデル化

し，実用的な計算時間で解析する手法を示した。これらのモデルを用いてコモンモード

終端インピーダンスの大きく異なる 2 つの BCI 試験系のシミュレーションを行い，試験

時に EUT に印加されるコモンモード電流の周波数特性をいずれのケースでも良好に再

現できていることを確認した。以上より，実際の車載電子機器を対象とした EUT に注入

される妨害波電流を予測可能であると言える。また，従来手法である，試験系モデルと

してジグを用いて測定した S パラメータを使用する方法では，150 MHz 以上の周波数帯

にて実測との乖離が大きくなるが，提案手法によりその課題を解決できることを示した。

残された課題として，BCI試験に対する試験性能予測である。本章では観測可能な EUT

に注入されるコモンモード電流でモデルの妥当性を評価していた。しかし，第 2 章で述

べた通り，誤動作を起こしうる IC チップの端子間に到達する妨害波の予測が，車載電子

機器のイミュニティ試験性能解析にとって重要である。次章にて IC のイミュニティマク

ロモデル（ICIM-CI）を導入し，BCI 試験性能の解析を行う。

63

第 5 章 BCI 試験性能予測および設計技術

第5章 BCI 試験性能予測および設計技術

5.1 まえがき

本章では第 4 章にて構築した BCI 試験系のモデルを用いて，BCI 試験時にて注入され

た妨害波がEUTに搭載された ICチップに到達することで生じる IC端子間電圧を算出す

る。算出した IC 端子間電圧と，イミュニティ試験における IC の振る舞いをモデル化し

た IC イミュニティマクロモデル(ICIM-CI: Integrate Circuit Immunity Macro Model for

Conducted Immunity)を用いることで，設計検討に必要な BCI 試験の Pass / Fail（合否）判

定予測が可能か検討する。

ICIM-CI モデル [26]は，IC を PDN（Passive Distribution Network）と呼ばれる等価回路

網として記述し，IC に到達する伝導性妨害波による IC の振る舞いをモデル化したもの

である。測定によってモデル作成をする場合，IC 単体イミュニティ試験法である DPI

（Direct RF Power Injection）試験法 [24]にて測定されたイミュニティ性能に基づいてモ

デル化される。ここで DPI 試験法は 50 Ω 系の伝送線路を IC の端子に接続し，進行波電

力を制御しながら妨害波を注入して IC の誤動作発生有無を測定する試験法である。

ICIM-CI モデルおよびその類似モデルにおけるイミュニティ試験結果予測は，第 1 章

で述べた通り先行研究があり，放射イミュニティの解析等にも適用されている [64] [65]。

ICIM-CI を用いた BCI 試験性能予測は，文献 [47]にて行われている。文献 [47] では，

EUT を電磁界解析にてモデル化し，多導体伝送線路モデル，外部負荷等価回路および注

入プローブの理想トランスモデルを回路モデルにて記述して系全体をモデル化し，IC 端

子間電圧を求めている。著者らは過熱保護用ダイオードを ICIM-CI で記述し，電磁界解

析でモデル化した EUT と，ベクトルネットワークアナライザ（VNA: Vector Network

Analyzer）にて測定した BCI 試験系 S パラメータを用いて試験性能予測を行っている

[51]。しかし，いずれの事例も注入プローブから IC の PDN までの伝達特性が正しく表

現されていないため精度が低い。最新の研究では，BCI 試験系のモデルに高精度なもの

を用いて ICIM-CI モデルを適用することで， BCI 試験結果を高精度で予測できることが

報告されている [49]。この文献 [49]では，等価回路抽出しやすい簡易な構成の EUT に

て等価回路モデルを用いて BCI 性能予測しているが，実際の車載電子機器では第 2 章で

示した通り複雑な寄生結合等があるため汎用性に課題が残る。

BCI 試験にて注入される妨害波は，クランプされたワイヤーに対するコモンモードの

妨害波注入となる。ワイヤーに注入されたコモンモード妨害波は，ワイヤーに接続され

64


る EUT や外部負荷によってモード変換され，ノーマルモードとなる。IC の誤動作は端

子間に差動でかかる妨害波電圧に起因する7ため，これらのモード変換を考慮することは

非常に重要である。また，EUT の接地有無によりコモンモード終端インピーダンスが変

化することで EUT に注入されるコモンモード電流が大きく変化する（第 4 章参照）が，

コモンモード電流も IC に誤動作に大きく影響するものと思われる。

本章では，電磁界解析を適用することで，EUT や外部負荷によるモード変換およびコ

モンモードインピーダンスを考慮し，IC チップの端子間に印加される妨害波を予測可能

な解析手法を提案する。ICIM-CI モデルを導入することにより，IC チップ端子間妨害波

電圧と IC の誤動作現象とを関連付け，試験結果予測（Pass / Fail 判定）が可能か検証す

る。モード変換やコモンモードインピーダンスの異なる複数の EUT および外部負荷につ

いて試験・解析を行い，提案手法の汎用性を示す。

5.2 解析対象

本章にて扱うBCI試験系をFig. 5.1に示す。対象とする試験系は，試験対象であるEUT，

注入プローブ，機器を接続するワイヤー，電気負荷および 2 つの擬似電源回路網（AN:

Artificial Network）にて構成される。これらの機器はそれぞれワイヤーにて相互に接続さ

れている。電源は AN により試験対象となる周波数（1～400 MHz）で十分にデカップリ

ングされているため，モデル化の対象外とする。電気負荷と 2 つの AN を合わせて補助

装置8（AE: Auxiliary Equipment）と定義する。EUT と電気負荷以外の構成要素は第 4 章

で用いたものと同一である。

Figure 5.1: BCI setup with three wires bundled by the injection probe.

7 シリコン基板を含む IC の全ての端子電位がコモンモード（同相）で揺れている場合，

回路素子間に妨害波電圧は発生せず，誤動作は発生しない。

8 EUT を試験するために補助的に設置する装置を意味する。

65


5.2.1 解析方針

BCI 試験系における妨害波伝搬の解析方針は，第 2 章で示したとおりである。すなわ

ち，ワイヤーでは長さ方向に一様な構造と見なせることより q-TEM モードのみの伝搬で

あると仮定して， q-TEM モードの信号入出力ポートを電磁界解析にて定義することで

モデル分割を行う。分割されたモデルに対し，q-TEM モードに対応した S パラメータを

電磁界解析にて求める。得られた S パラメータをそれぞれ対応するモードにて接続する

ことで，系全体をモデル化する。EUT および AE は，システムグラウンド上への配置も

含めて電磁界解析にて解くことで，モード変換およびコモンモード終端インピーダンス

の考慮が可能である。

その分割および電磁界解析モデルを Fig. 5.2 に示す。Fig. 5.2 (a) は試験系を S パラメ

ータで分割した等価回路を示しており，本章では AE の領域，注入プローブとクランプ

しているワイヤーの領域および EUT の領域の 3 つに分割している。注入プローブより誘

起されたコモンモード妨害波はAEおよび EUTにモード変換によりノーマルモードに変

換され，右端の ICIM-CI モデルにおける PDN 端子間の妨害波電圧となる。PDN 端子間

電圧がある閾値を超えたときに誤動作が発生するとモデルを定義しておけば，BCI 試験

における誤動作発生有無が予測可能となる。

(a) RF equivalent circuit of the BCI setup

(b) Cross section of wires (c) EUT EM model with a q-TEM port

Figure 5.2: RF model of the BCI setup.

EUT

ICIM PDN

System ground

AE

(Load & ANs) Cross section of wires

Probe and wires

66


Figure 5.3: Physical structure of the EUT with an IC chip (DUT).

Fig. 5.2 (b) は，モデル分割面における q-TEM モード算出のための 2 次元構造を図示し

たものであり，この 2 次元構造にて解かれた q-TEM モードを電磁界解析モデルに設定し

たものを Fig. 5.2 (c) に示す。

5.2.2 解析対象詳細

BCI 試験対象である EUT について述べる。EUT は EMC 評価用に作成された車載電子

機器のテストサンプルである。十分な配線領域の取れない，センサなどの小型の車載電

子機器を想定している。EUT はプリント基板と，CMOS プロセスにて作成された IC に

て構成される(Fig. 5. 3 参照)。プリント基板の詳細は 5.4 節にて詳細を述べる。

搭載されている IC が持つ端子は端子名 Vcc，Vout および Gnd の 3 端子である。Vcc

と Gnd は 5 V の電源供給用端子であり，Vout は DC のアナログ信号を出力する端子であ

る。これらの端子は直径 30 μm の Au ワイヤーにて PCB 配線にワイヤーボンディングさ

れている。この IC が ICIM-CI モデルの抽出対象であり，次節における DPI 試験の試験

対象 (DUT: Device Under Test)である。

5.3 ICIM-CI モデル構築

ここでは，IC イミュニティマクロモデル（ICIM-CI）の抽出について述べる。本章で

は ICIM-CI の PDN として S パラメータを採用し，IC の設計情報より抽出する。IC の S

パラメータ測定および DPI 試験が実施できるプリント基板を作成し，S パラメータの精

度を検証するとともに，DPI 試験を実施する。IC の誤動作モデルは DPI 試験結果に基づ

いて抽出する。

67


5.3.1 DPI 試験系および S パラメータ検証

DPI 試験系を Fig. 5.4 に示す。DPI 試験系は信号発生器（Signal generator），パワーア

ンプ，方向性結合器（Directional coupler），パワーメータ（Power meter），バイアステ

ィー（Bias tee）および評価用プリント基板で構成されており，方向性結合器とパワーメ

ータにて注入する妨害波の進行波電力を制御できるようにしている。

IC を組み付けた DPI 試験用プリント基板を Fig. 5.5 (a)に示す。本プリント基板の設計

は文献 [66] と同じ思想にて設計している。IC と接続する配線は特性インピーダンス 50

Ω のマイクロストリップラインとなるよう設計しており，マイクロストリップラインの

先端にて Sパラメータの測定に必要な校正が取れるように同じ形状のパターンを別の基

板に作成している。校正用基板は Open，Short，Load，Through の 4 種類の配線が用意さ

れており， VNA の校正時に使用することで校正面をマイクロストリップラインの先端

にすることが可能である。IC チップはプリント基板にチップオンボード（Chip On Board:

COB）実装されている。すなわち評価基板中心部のプレーングラウンド配線上に銀ペー

ストを用いて IC を接着し，直接ボンディングワイヤーを用いてプリント基板配線に IC

端子を接続する。Fig. 5.5 (b)に IC 拡大図を示す。IC の Vcc および Vout 端子はそれぞれ

基板上のマイクロストリップラインの先端にボンディングワイヤーにて接続されており，

IC チップの回路グラウンド端子 Gnd はプリント基板のプレーングラウンドに接続され

ている。本評価基板は DPI 試験にてイミュニティ耐量を測定するだけでなく，VNA を

用いた S パラメータ測定にも使用可能である。本評価基板を用いて ICIM-CI における

PDN に相当する IC チップの S パラメータを測定し，作成したモデルの PDN が妥当かど

うか検証する。

Figure 5.4: Setup of DPI test to extract susceptibility threshold.

68


(a) Overview of PCB (b) Enlarged view of IC

Figure 5.5: PCB for DPI test.

Figure 5.6: RF Equivalent circuit of the DPI setup.

DPI 試験系の高周波等価回路を Fig. 5.6 に示す。この等価回路は IC チップの S パラメ

ータ（線形インピーダンス回路網）と配線やボンディングワイヤー，IC チップのダイボ

ンディングによる寄生 LC 成分とで構成されている。Vcc および Vout は，50 Ω 系のマイ

クロストリップラインおよび同軸ケーブルに接続され，その接続先はバイアスティーを

介して 50 Ω 抵抗にて終端されているため，端子から見たポートのインピーダンスは試験

周波数帯にて 50 Ω である。本試験系にて IC チップに到達する妨害波を算出するために

は，IC チップの S パラメータが必要である。IC チップの S パラメータは，IC チップ回

路図および IC チップ内配線の寄生 RC 成分を考慮して抽出した SPICE ネットリスト

（Layout Parasitic Extraction: LPE9）と素子の SPICE モデルを用いて，SPICE シミュレー

タを用いた小信号の AC 解析をすることで抽出した [67]。ボンディングワイヤーによる

9 文献[67]では RC back-annotated circuit と表記されている

69


寄生インダクタンスは 3 次元電磁界解析を用いることで S パラメータとして抽出した。

チップとプリント基板の間の寄生容量は，IC チップグラウンドをプリント基板の信号線

に接続したサンプルを別途作成し，インピーダンスを測定した結果より同定された容量

値にてモデル化している。

この DPI 試験ボードを用いて，ボンディングワイヤー手前のマイクロストリップライ

ン先端を校正面とした IC チップの S パラメータを測定した。測定により得られた S パ

ラメータを Z パラメータに変換してシミュレーションモデルと比較したものを Fig. 5.7

に示す。一般に IC の端子から見た入力インピーダンスは高く，IC チップ内の各素子や

配線の寄生容量成分が低い周波数帯にて見える。測定結果および解析結果においても入

力インピーダンス Z11および Z22の位相 100 MHz 以下の周波数にて負であり，容量性の

インピーダンスとなっていることが分かる。ある周波数になるとボンディングワイヤー

(a) Absolute values

(b) Phases

Figure 5.7: Z-parameters of the IC chip.

Z p

aram

eter

(oh

ms)

Frequency (MHz)

1 10 100 1000

100

101

102

103

10-1


Z12

Z22

Z11

Z p

aram

eter

(d

egre

e)

Frequency (MHz)

1 10 100 1000

-200

200

100

0

-100

Z11

Z22

Z12


70


の寄生インダクタンスと端子の入力容量により LC 共振を起こす。共振周波数以上の周

波数ではボンディングワイヤーが持つ寄生インダクタンスによる誘導性のインピーダン

スが支配的となる。これらの入力インピーダンス特性が Vcc 端子 (Z11)および Vout 端子

(Z22) 共に解析モデルにて良好に再現できていることが分かる。モデルより算出された

Z12は実測結果と 30 MHz 以下の周波数にて乖離が見られたが，30 MHz 以上より高い周

波数ではほぼ一致している。

5.3.2 DPI 試験結果および誤動作閾値の抽出

IC チップ単体の妨害波に対する誤動作耐量を定量化するために DPI 試験を実施した。

誤動作と判定する閾値は，Vout 端子出力電圧の DC オフセット量±50 mV とした。Vcc

端子および Vout 端子それぞれ個別に妨害波を注入し，誤動作と判定される妨害波進行波

電力を測定した。各端子に注入したときの，誤動作の発生する妨害波進行波電力の測定

結果を Fig. 5.8 に示す。

Figure 5.8: DPI results: forward power thresholds triggering a failure.

Figure 5.9: Terminal voltage thresholds triggering a failure.

71


一般的に進行波電力は伝送線路上のみで定義することができる。しかし実際に IC チッ

プが搭載される環境は伝送線路ではないため，DPI 試験によって得られた進行波電力を

別の値に変換する必要がある。本論文では IC チップ上のグラウンド（Gnd）を基準とし

た IC 端子電圧を誤動作閾値として用いる。Vcc – Gnd 間電圧および Vout – Gnd 間電圧は

注入している進行波電力が既知であるならば Fig. 5.6 の高周波等価回路を用いることで

算出することが可能である。Fig. 5.9 に高周波等価回路を用いて算出された誤動作発生電

圧を示す。ここで簡単のため，Vcc – Gnd 間妨害波電圧と Vout – Gnd 間妨害波電圧は IC

チップの誤動作に関してお互いに独立であると仮定している。

5.3.3 構築した ICIM-CI モデルの検証

構築した ICIM-CI モデルの精度を確認するため，チップの実装方法を変更した系にて

DPI 試験を実施する。本章で使用する EUT（Fig. 5.3）は， DPI 試験で用いた PCB のよ

うな十分に広いグラウンド配線ではないため，妨害波電流の経路が DPI 試験時と異なる

可能性がある。そこで DUT の Gnd 端子を信号線に接続した DPI 試験ボード（Fig. 5.10

参照）を作成して試験し，5.3.2 と同様の手順で誤動作発生電圧を算出する。DUT の Gnd

端子は 50 Ω 系の伝送線路を介してバイアスティーに接続し，バイアスティーの AC 端子

を 50 Ω 終端，DC 端子をシステムグラウンドとショートするよう端子処置をした。

Fig. 5.11 に Gnd 端子を信号線とした場合の高周波等価回路モデルを示す。DUT の Gnd

端子はバイアスティーにて 50 Ω 終端されているため，試験周波数帯では 50 Ω の抵抗で

システムグラウンドに接続されたモデルとなる。DUT の Z パラメータ（Fig. 5.7）より

Gnd 端子の 50 Ω 終端は，30 ～1000 MHz の周波数において Gnd 端子基準の|𝑍11|，|𝑍22|よ

り大きいため，注入した妨害波は注入していない端子やチップと PCB グラウンド間の寄

生容量等，Gnd 端子以外の端子にも流れる。

Figure 5.10: Enlarged view of DPI setup for model validation.

Gnd is connected to the sigunal line.

ICVcc

Vout

Gnd

72


Figure 5.11: RF Equivalent circuit of the DPI setup (Gnd: 50 Ω termination).

Figure 5.12: DPI results: forward power thresholds triggering a failure (Gnd: 50 Ω termination).

DPI 試験にて Vcc および Vout それぞれに妨害波を注入したときの，誤動作の発生する

妨害波進行波電力を Fig. 5.12 に示す。Fig. 5.8 と異なる結果であるが，Gnd 端子のインピ

ーダンスが異なるため，誤動作の発生する妨害波電力が変化すること自体は問題ない。

この誤動作発生進行波電力と Fig. 5.11の等価回路を用いて誤動作の発生する端子電圧を

算出した。Gnd 端子をワイヤーでショートした Fig. 5.9 と比較したものを，Fig. 5.13 に示

す。構築した ICIM-CI モデルが正しいとするならば，Gnd の処置に関わらず両者は一致

するべきである。Gnd 端子を 50 Ω 終端した場合の結果は，定性的には Fig. 5.9 の結果と

類似の結果となっているが，Vcc 端子電圧では 100 MHz 以上の周波数帯で，Vout 端子電

圧は 250 MHz 以上の周波数帯で乖離している。Vcc 端子は Gnd 端子 50 Ω 終端時に誤動

作耐量が下がる傾向にあり，Vout 端子は Gnd 端子 50 Ω 終端時に上がる傾向にあり，ど

ちらもその乖離量は 1.5 倍～2.5 倍程度であった。誤差の原因は明らかではないが，

VoutVcc

Gnd

IC Chip

Touchstone

(S2P)

PCB Gnd

50Ω

Chip - PCB parasitic

capacitance

Bonding wire inductancePort 1 Port 2

Terminal voltage (reference: chip Gnd)

Sub

Port 3

50Ω

50Ω

-20

-10

0

10

20

30

40

0 100 200 300 400

Imm

unit

y l

evel

(d

Bm

)

Frequency (MHz)

Vcc

Vout

73


(a) Vcc terminal voltage (b) Vout terminal voltage

Figure 5.13: Comparison of terminal voltage thresholds triggering a failure between different

Gnd termination impedances.

Vcc-Gnd 間電圧と Vout-Gnd 間電圧が IC の誤動作に対して独立ではない可能性があるこ

と，DPI 試験にて注入している妨害波が大きく IC を構成するトランジスタ等の非線形性

により大振幅時に PDN である S パラメータが変化していること [68]，IC チップのシリ

コン支持基板に流れる電流を考慮できていないこと，などが考えられる。本 DUT は

CMOS プロセスで作成したものであり，チップのシリコン基板は IC の回路のグラウン

ドと直流的には同電位である。IC の Gnd 端子より注入された妨害波がシリコン基板を介

して IC チップ上の回路のセンシティブなノードに回り込み誤動作する [69]可能性もあ

り，その場合は 2 次元的な妨害波の伝搬を考慮する必要がある。精度の良い ICIM-CI モ

デルを構築するには更なる検討が必要である。

次節以降の BCI 試験のシミュレーションでは，100 MHz にて誤差 6 dB 程度の誤差が

あることを許容して，5.3.2 で求めた誤動作発生電圧を誤動作有無の判定するための閾値

として使用する。

5.4 BCI シミュレーション及びその結果

ここでは，電磁界解析を用いて BCI 試験系をシミュレーションし，IC 端子間電圧を算

出する。モード変換量の異なる 2 種類の電気負荷およびシステムグラウンドに対するイ

ンピーダンスの大きく異なる EUTを用いた BCI試験およびシミュレーションを実施し，

算出された IC 端子間電圧と実際の試験における EUT の誤動作量を比較することで，提

案手法にて BCI 試験時に IC に印加される妨害波端子間電圧が算出可能かを検証する。

また，前節にて作成した ICIM-CI モデル（PDN および IC 端子間の誤動作発生電圧）を

用いて，BCI 試験における誤動作発生有無を予測できるか検討する。

0.1

1.0

10.0

0 100 200 300 400

Vo

ltag

e th

resh

old

(V

)

Frequency (MHz)

Gnd 50 Ω

Gnd short

0.1

1.0

10.0

0 100 200 300 400

Vo

ltag

e th

resh

old

(V

)

Frequency (MHz)

Gnd short

Gnd 50 Ω

74


Figure 5.14: Geometry of each components and probes.

(a) Photograph of the whole BCI setup

(b) Photograph of enlarged view of the EUT

Figure 5.15: Photograpsh of BCI test setup.

150 mm

EUT

50 mm

200 mm

To DC power

supply (12V)

ANAN

Injection probe

Electric

load

Current monitoring probe

200 mm

Ground plane (system ground)

1050 mm

ANs

Electric load

EUT

Current monitor probe

Injection probe

Power supply

75


5.4.1 BCI 試験条件

対象とする車載電子機器向けの BCI 試験系の配置図を Fig. 5.14 に示す。試験レイアウ

トは EUT を除いて第 4 章でモデル化対象とした試験系とほぼ同等である。試験系は DC

電源，電気負荷，2つのAN（Schwarzbeck製NNBM 8124），注入プローブ（FCC製F-140A），

電流モニタプローブ（FCC 製 F-65），ワイヤーハーネスおよび EUT にて構成される。

EUT は 3 本のワイヤーにて電気負荷と接続されており，電気負荷は 2 本のワイヤーにて

AN を介して電源に接続されている。注入プローブの位置は EUT より 150 mm 離れた場

所にて EUT に接続されている 3 本のワイヤーを一括でクランプしている。実際に BCI

試験を行ったときの写真を Fig. 5.15 に示す。BCI 試験は置換法10にて実施した。置換法

における注入電流量は，1～400 MHz の範囲で一律 200 mA として試験を行う。

様々なコモンモード終端インピーダンスおよびコモンモード – ノーマルモード変換

を起こす AEや EUTに対して本解析手法の有効性を示すため，2種類の電気負荷（Electric

load A，B）および 2 種類の EUT プリント基板（PCB-A，PCB-B）を組み合わせた系に

対して BCI 試験およびシミュレーションを実施する。以下，その詳細を述べる。

電気負荷は第 4 章で用いたものとほぼ同じである。電気負荷は 2 つの機能を有する。

一つは電源より供給される 12V 電圧を DC 5V 電圧に変換して EUT に供給するレギュレ

ータとしての機能であり，もう一つの機能は EUT の Vout 出力電圧をローパスフィルタ

にてフィルタリングする機能である。電気負荷の EUT 側端子はそれぞれ端子名 Vcc，

Vout および Gnd であり，EUT の同名の端子に接続される。AN 側の端子（P+，Gnd）は

AN を介して DC 電源に接続される。EUT の出力信号 Vout は電気負荷内部にて RC フィ

ルタを通り，フィルタ後の信号が電気負荷端子 Vout_m および Gnd_m より観測可能であ

る。Vout_m および Gnd_m に出力される信号はハイインピーダンスケーブルを介してデ

ジタル・マルチメータにて観測され，その信号の DC 成分オフセット量をもって誤動作

有無を判定する。電気負荷の構造および回路図を Fig. 5. 16 に示す。回路は 3 端子レギュ

レータとその電源安定化コンデンサ，Vout に対するプルアップ抵抗および RC フィルタ

で構成されており，2 層配線のプリント基板に実装されている。レギュレータ以外の部

品は表面実装部品である。

2 種類の電気負荷の違いは Vout 信号に対する RC フィルタのトポロジーである。Table

5.1 に 2 種類の電気負荷に実装された受動部品定数を示す。Electric load A と B の最も大

きな違いは C2の有無であり Electric load B では実装されていない。この電気負荷は Fig.

5.16(b)に示すようにレギュレータ用のコンデンサが多数配置されているため，電源系の

Vcc，Gnd および P+端子間のインピーダンスは低い。C2 がある場合，Vout 端子と Gnd

間のインピーダンスが低くなるため，これら電源系端子とのインピーダンスが低くなる。

10

第 4 章 4.4.2 節参照

76


(a) Physical structure

(b) Circuit diagram

Figure 5.16: Electric load.

Table 5.1 Passive component values of electric load

Parts Electric load A Electric load B

RPU 200 kΩ 390 kΩ

RTH 1 kΩ 4.7 kΩ

C1 10 nF 1000 nF

C2 6.8 nF Not implemented

Vcc

Gnd

Vout

P+Gnd

Vout_m

Gnd_m Peripheral passive

components

2-layered PCB

Banana jacks

RPU

C1 C2

RTH

Metallic housing

3-terminal

regulator

Vout

Gnd

VccP+

Gnd

Vout_m

Gnd_m

System ground

Plane ground

(on 2nd layer)

0 ohm

77


C2がない場合は kΩ オーダの抵抗 RTH（Table 5.1 参照）を介して電源系と容量接続され

るため，電源系端子とのインピーダンスが高くなる。Vout 端子と電源系端子とのインピ

ーダンスが高くなることで，EUT から見た電気負荷各端子のシステムグラウンド基準の

入力インピーダンスはアンバランスとなる。このアンバランスによって大きなコモンモ

ード – ノーマルモード変換が発生するため，Electric load B の方がコモンモード – ノー

マルモード変換がより多く発生する。

EUT は 2 種類のプリント基板を用いる。2 種類の EUT の違いは，IC チップが実装さ

れるプリント基板の配線パターンとその接地方法である。2 種類のプリント基板（PCB-A，

PCB-B）のパターンおよび回路レイアウトをFig. 5. 17に示す。どちらのプリント基板も，

追加でセラミックコンデンサを実装できるようにしてある。PCB-A は機器間を接続する

ワイヤーが直接 IC チップの各端子に接続される配線パターンを持ち，PCB-A のすべて

の配線ネットはシステムグラウンドに対して微小な寄生容量にて結合される。一方

PCB-B はプリント基板 2 層目にプレーン状のグラウンド配線を有し，このグラウンド端

子が E 端子として BCI 試験系のシステムグラウンド（グラウンドプレーン）に接続でき

るようになっている。本試験では金属製のテープにて E 端子をシステムグラウンドに接

続して試験を行う（Fig. 5.18 参照）。PCB-B では Gnd ネットがシステムグラウンドに対

してインダクティブな結合となるが，一方 Vcc と Vout はシステムグラウンドに対して

容量性の結合となるため，大きなコモンモード-ノーマルモード変換が発生する。

Table 5.2 に BCI 試験条件を示す。EUT および電気負荷について 4 ケースの BCI 試験

を実施する。Case 1 は他の試験条件に対するリファレンスであり，モード変換の少ない

Electric load A および PCB-A を用いた EUT を使用している。Case 2 は Case 1 に対して電

気負荷のモード変換を大きくした場合の結果検証を目的とし，Case 3 は Case 2 に対して

EUT 上のコンデンサでデカップリングしたときの効果を検証することを目的とする。

Case 4 は小型車載電子機器の筐体が金属製でかつ車体に接地されている状態を模擬した

試験条件であり，Case 1 に対して EUT のグラウンドを直接システムグラウンドに接地し

たときの影響を予測できるか検証することを目的としている。

Table 5.2 Test cases of BCI tests

Case Electric load PCB type of EUT Objective

Case 1 Electric load A PCB-A w/o capacitors Reference

Case 2 Electric load B PCB-A w/o capacitors To validate mode conversion

effect by Electric load B

Case 3 Electric load B PCB-A with capacitors (10 nF) To validate decoupling effect of

capacitors on EUT

Case 4 Electric load A PCB-B w/o capacitors To validate the effect of EUT

grounding condition

78


(a) Pattern layout of PCB-A (b) Ciruit layout of PCB-A

(c) Pattern layout of PCB-B (b) Ciruit layout of PCB-B

Figure 5.17: Pattern and circuit layout of PCBs in the EUT.

Figure 5.18: Termination to the system ground for PCB-B.

Vcc

Vout

Gnd

IC chip(DUT)

Ceramic capacitors (optional)

Vcc

Vout

Gnd

PCB plane ground on 2nd layer

EIC chip(DUT)

System ground

Metallic tape for connecting to system ground

E

PCB-B

79


5.4.2 BCI 試験系のモデリング

注入プローブ，AN，ワイヤー，電気負荷，EUT とその相互ワイヤー接続電磁界解析

にてモデリングする。CST STUDIO SUITE の周波数領域ソルバーを電磁界シミュレータ

として使用した。

注入プローブ，AN の電磁界解析モデルを Fig. 5.19 に示す。モデルは前章で構築した

ものを使用した。電気負荷はプリント基板，受動部品，バナナジャックおよび金属筐体

の 3 次元モデルを作成することでモデル化している。EUT も同様にプリント基板をモデ

ル化している。EUT に実装されている IC チップ（DUT）は前節と同様に IC チップ上の

グラウンド基準の S パラメータとしてモデル化し，プリント基板と IC を接続している

ボンディングワイヤーは 3 次元形状を再現するようにモデル化した。

Figure 5.19: 3-D EM models of the injection probe and AN..

Figure 5.20: Model separation of BCI test setup in EM analysis.

Winding Metallic housing

Ferrite core

ANInjection probe

Electric load EUT


QTEM port

Wires

80


Figure 5.21: Circuit diagram of the BCI setup in CST Design Studio.

BCI 試験系は全体を構成要素のモデルを用いてモデル化している。前章同様にマルチ

スケールによる大規模計算を避けるため系を 3 つに分割している（Fig. 5.20 参照）。モ

デル分割面はワイヤーの断面部に配置しており，分割面に q-TEM ポートを設定している。

ワイヤー断面の 2次元情報より 3つの q-TEM伝搬モードをシミュレータ内臓の固有モー

ドソルバーにて求め，それぞれの分割されたモデルにて q-TEM モードに対応する S パラ

メータを算出した。電磁界解析により求めた各々のモデルの S パラメータを，回路シミ

ュレータにて q-TEM ポートのそれぞれの対応するモードにて接続することで試験系全

体を表現する。Fig. 5.21 にモデルを結合した回路シミュレーションモデルを示す。それ

ぞれの分割された試験系の電磁界解析による計算時間は，分割された各々のモデルのメ

ッシュ数に依存するが，第 4 章とほぼ同程度の解析時間であった。本章での BCI 試験は

置換法で行うため，注入プローブの入力ポートに入力する進行波電力は，第 4 章と同様

に予め校正ジグで求めた既知の進行波電力を設定している。


IC chipCable lossPower input port

81


5.4.3 シミュレーション結果および試験結果との比較

IC チップの端子間妨害波電圧（Vcc – Gnd 間および Vout – Gnd 間電圧）は Fig. 5.21 に

示す回路シミュレーションモデルにて算出可能である。前節にて求めた誤動作発生電圧

（Fig. 5.9）と BCI シミュレーションにて算出された IC チップ端子間妨害波電圧を比較

することで，BCI 試験結果を推定する。IC チップ端子間妨害波電圧が，DPI 試験にて求

(a) Comparison of simulated total CM current at the monitoring probe with the measured one

(b) Ratios of RF disturbance voltages to the terminal voltage thresholds

(c) Measured Vout dc voltage deviation. The red band indicates the frequency at which the EUT

fails the BCI test (Vout deviation exceeds 50 mV)

Figure 5.22: BCI simulation results of case 1 (with electric load A and PCB-A).

0

100

200

300

0 100 200 300 400

Cu

rre

nt

(mA

)

Frequency (MHz)

Sim.

Meas.

0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)

VccVout

-200

-100

0

100

200

0 100 200 300 400

ou

tpu

t d

evi

atio

n (

mV

)

Frequency (MHz)

+50 mV line

-50 mV line

82


めた誤動作発生電圧を超えた場合，BCI 試験にて誤動作が発生したとシミュレーション

にて判断する。端子毎に誤動作発生電圧が異なるため，解析にて求めた IC 端子妨害波電

圧と誤動作発生電圧の比を RF 妨害波電圧比と定義し，RF 妨害波電圧比が 1 を超えた場

合に誤動作と判定するようにした。

まずレファレンスとなる Case 1 のシミュレーション結果および試験結果を Fig. 5. 22

に示す。Fig. 5.22 (a) にて電流モニタプローブにおけるコモンモード電流の測定値および

解析値を，Fig. 5.22 (b) に RF 妨害波電圧比（解析結果）を，Fig. 5.22 (c) に BCI 試験時

の Vout 出力 DC オフセット値（実測結果）を示す。Fig. 5.22 (c) 赤いバンドは，50 mV

以上の DC オフセットを起こし誤動作と判定された周波数範囲を意味する。

Fig. 5.22 (a) より，Case 1（Electric load A および PCB-A の組み合わせ）におけるコモ

ンモード電流は，ワイヤー長さに起因する 3 つの電流ピークがあることが分かる。また，

シミュレーションにより求めたコモンモード電流は実測結果とよく一致している。測定

された Vout DC 出力オフセット量はいくつかの周波数（80 MHz，185 MHz および 320

MHz）にて 50 mV を超えており誤動作している。一方シミュレーションで求めた RF 妨

害波電圧比は誤動作した周波数にてピークを持つが，185 MHz および 320 MHz では 1 を

超過しておらず，6 dB 程度（約 2 倍）の乖離が見られる。この原因の一つとして考えら

れることは，5.3 節で構築した IC チップの ICIM-CI モデル精度が上げられる。5.3.3 節に

おける ICIM-CI モデルの検証にて，接続条件によって最大 2.5 倍程度の誤動作発生電圧

の誤差が観測されており，おおよそ 2 倍程度の不確かさがあると思われる。5.3.3 節の

DPI試験系では Vcc-Gnd 間誤動作発生電圧が 150 MHz～400 MHzにて 1.5～2.5 倍程度低

くなっており Vcc 端子の誤動作発生電圧は過大となる傾向がある。Vcc 誤動作発生電圧

が過大であるため，解析にて RF 妨害波電圧比が 1 以下の場合でも誤動作が発生してい

ると考えられる。

Case 2 の BCI 試験および解析結果を Case 1 と同様にまとめたものを Fig. 5.23 に示す。

Case 2 は Case 1 に対して入力インピーダンスのバランスが悪くモード変換量の大きな

Electric load B を電気負荷としたものである。Fig. 5.23 (a) より，電気負荷の違いによる

コモンモード電流の変化はそれほど大きくなく，200 MHz 近傍のピークに落ち込みが見

られる程度である。しかし Fig. 5.23 (b) に示すシミュレーションで得られた RF 妨害波電

圧比はいくつかの周波数帯（120 MHz, 170-250 MHz, 250 MHz および 310 - 340 MHz）に

て 1 を超過している。試験にて観測された Vout 出力電圧の DC オフセット量も算出され

た RF 妨害波電圧比が 1 を超過している周波数とほぼ同じ周波数にて 50 mV 以上となっ

ていることが分かる。

Case 2 の RF 妨害波電圧比および Vout DC オフセット量の絶対値を Case 1 と比較した

ものをそれぞれ Fig. 5.24 および Fig. 5.25 に示す。Fig. 5.24 より，RF 妨害波電圧比の周波

数特性は Case 1 の波形と似ているが，その数字は全体的に case 1 より高い。特に Vout

端子の電圧比は顕著であり，Case 1 の 10 倍程度の妨害波が IC 端子間電圧として到達し

83


ている。これは，Electric load B によるコモンモードからノーマルモードへの変換量が大

きくなったことで，IC 端子間に到達する妨害波電圧が大きくなったことを意味する。Fig.

5.25 より実測にて得られた IC 出力の DC オフセット量も，Fig. 5.24 に示す RF 妨害波電

圧比の増加に対応し増加している。Case 1 および Case 2 の解析・試験結果より，AE に

よるモード変換を取り扱うのに，本解析手法が有効であることが示された。




fails the BCI test (Vout deviation exceeds 50 mV)

Figure 5.23: BCI simulation results of case 2 (with electric load B and PCB-A).

0

100

200

300

0 100 200 300 400

Cu

rre

nt

(mA

)

Frequency (MHz)

Sim.

Meas.

0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)

VccVout

-200

-100

0

100

200

0 100 200 300 400

ou

tpu

t d

evi

atio

n (

mV

)

Frequency (MHz)

-50 mV line

+50 mV line

84


(a) Vcc RF voltage ratio

(b) Vout RF voltage ratio

Figure 5.24: Comparison of RF voltage ratio between case 1 and case 2.

Figure 5.25: Comparison of measred Vout dc offset between case 1 and case 2.

Case 3 は Case 2 の構成に対して，EUT 上のプリント基板にデカップリング用のコンデ

ンサを配置したときの対策効果を示す水準である。そのコモンモード電流の測定および

解析結果，RF 妨害波電圧比の算出結果および試験にて観測された Vout DC 出力オフセ

ット量を Fig. 5.26 に示す。また，コンデンサ配置前後の結果を比較するために，RF 妨

害波電圧比および Vout DC オフセット量の絶対値を Case 2 と比較したものを Fig. 5.27

および Fig. 5.28 に示す。

0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)

Vcc case 1Vcc case 2

0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)

Vout case 1Vout case 2

1

10

100

1000

0 100 200 300 400

ou

tpu

t d

evi

atio

n (

mV

)

Frequency (MHz)

Case 2

Case 1

50mV

85


コモンモード電流に関しては Case 2 と比較して大きな変化は見られない。一方，シミ

ュレーションで得られた RF 妨害波電圧比は，Fig. 5.27 より Case 2 と比較して大きく低

下しており，コンデンサによって IC に到達する妨害波が除去できていることが分かる。

電圧比も 1 を超過する部分はなく，実際の試験結果である Vout 出力電圧の DC オフセッ

ト量も 50 mV を超過している周波数もない。よって，コンデンサによる妨害波のデカッ

プリング効果および誤動作抑制効果が提案手法により良好に再現できているといえる。



(c) Measured Vout dc voltage deviation

Figure 5.26: BCI simulation results of case 3 (with electric load B and PCB-A with capacitors).

0

100

200

300

400

0 100 200 300 400

Cu

rre

nt

(mA

)

Frequency (MHz)

SIM

Exp

0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)

VccVout

-200

-100

0

100

200

0 100 200 300 400

ou

tpu

t d

evi

atio

n (

mV

)

Frequency (MHz)

+50 mV line

-50 mV line

86


(a) Vcc RF disturbance voltage ratio

(b) Vout RF disturbance voltage ratio

Figure 5.27: Comparison of RF voltage ratio between case 2 and case 3.

Figure 5.28: Comparison of measred Vout dc offset between case 2 and case 3.

Case 4 のコモンモード電流の測定および解析結果，RF 妨害波電圧比の算出結果および

試験にて観測された Vout DC 出力オフセット量を Fig. 5.29 に示す。Case 4 は Case 1 に対

して EUT のプリント基板を PCB-B に変更し，システムグラウンドと回路のグラウンド

を接続することでコモンモードインピーダンスを容量性から誘導性に変化させている。

各種試験および解析結果も大きく変化している。まず，Fig. 5.29 (a)に見られるコモンモ

0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)


0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)


1

10

100

1000

0 100 200 300 400

ou

tpu

t d

evi

atio

n (

mV

)

Frequency (MHz)

Case 3

Case 2

50mV

87


ード電流波形が Case 1～3 と比較して大きく変化しており，コモンモード電流のピーク

値は Fig. 5.22 (a)，Fig. 5.23 (a)，Fig. 5.26 (a)と比較して倍程度ある。このコモンモード電

流の変化は PCB-B の誘導性コモンモードインピーダンスによるものであり，シミュレー

ションにて求めたコモンモード電流は実測波形を精度よく再現できている。

(a) Comparison of simulated CM current at the monitoring probe with the measured one



fails the BCI test (Vout deviation exceeds 50 mV).

Figure 5.29: BCI simulation results of case 4 (with electric load A and PCB-B).

0

200

400

600

0 100 200 300 400

Cu

rre

nt

(mA

)

Frequency (MHz)

Sim.

Meas.

0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)

VccVout

-200

-100

0

100

200

0 100 200 300 400

ou

tpu

t d

evi

atio

n (

mV

)

Frequency (MHz)

-50 mV line

+50 mV line

88


算出した RF 妨害波電圧比および測定結果である Vout 出力電圧 DC オフセット量が 1

を超えている周波数にて Vout DC オフセット量も 50 mV を超過している。しかし，測定

結果は，230～285 MHz，290～335 MHz および 350～380 MHz の周波数帯においても 50

mV 以上オフセットしているが，シミュレーション結果である RF 妨害波電圧比はこの帯

域で 1 以下であり，実測の誤動作を十分に予測できていない。Case 1 も同様の傾向が見

られたが，この原因は EUT に搭載されている IC チップの ICIM-CI モデル精度にあると

考えられる。

(a) Vcc RF disturbance voltage ratio

(b) Vout RF disturbance voltage ratio

Figure 5.30: Comparison of RF voltage ratio between case 1 and case 4

Figure 5.31: Comparison of measred Vout dc offset between case 1 and case 4

0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)


0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)


1

10

100

1000

0 100 200 300 400

ou

tpu

t d

evia

tio

n (

mV

)

Frequency (MHz)

50mV

Case 4Case 1

89


Case 1 に対して EUT の変化に対する結果の変化を比較するために，RF 妨害波電圧比

および Vout DC オフセット量の絶対値を Case 1 と比較したものを Fig. 5.30 および Fig.

5.31 に示す。Fig. 5.30 より，Vcc，Vout の RF 妨害波電圧比はいずれも Case 1 と比較し

てその周波数特性が大きく変化しており，Case 1 と比較して大きく増加していることが

分かる。Fig. 5.31 に示す Vout DC オフセット量の変化（実測試験結果）も Fig. 5.30 の RF

妨害波電圧比の周波数特性の変化に追従して変化しているため，EUT のコモンモードイ

ンピーダンスを変化させたとき結果は解析により良好に追従できていると考えられる。

以上の結果より ICIM-CI モデル自身の不確かさが 6 dB 程度あること考慮すると，提案

手法にて注入プローブから IC 端子間電圧の算出ができており，EUT や電気負荷のコモ

ンモード終端インピーダンスおよびモード変換量を適切に再現できていると結論付けら

れる。

5.5 コモンモード終端が及ぼす影響の検討

前節での検討結果より，ワイヤー長さに起因する共振により特定の周波数にて EUT

に大きなピーク電流が発生すること，共振周波数にて IC（DUT）に大きな妨害波電圧が

発生し，IC にて誤動作が発生することが実験およびシミュレーションにより明らかにな

った。本節では，コモンモード終端（EUT のシステムグラウンドに対するインピーダン

ス）の調整が比較的容易な，前節における Case 4 の系（接地された EUT）を元に，EUT

および EUT に接続される電気負荷のコモンモード終端インピーダンスが BCI 試験結果

に及ぼす影響を，構築した解析手法を用いたシミュレーションにて検討を行う。

5.5.1 EUT 接地方法の検討

前節 Case 4 での EUT の接地方法は，接地線のインダクタンスが低くなるよう金属テ

ープを用いて接地していた。BCI 試験における EUT 筐体の接地は規定されていない場合

Figure 5.32: Wire grounding connection of PCB-B.

90


(a) Simulated CM current at the monitoring probe.

(b) Ratios of Vcc RF disturbance voltages to the terminal voltage thresholds

(c) Ratios of Vout RF disturbance voltages to the terminal voltage thresholds

Figure 5.33: Comparision of simulated results between wire grounding and metallic tape

grounding (case 4).

があり，ワイヤー等で接地される場合もある。しかしワイヤーを用いた場合，接地線の

寄生インダクタンスが大きくなり，接地のインピーダンスが高くなることで試験結果に

影響すると考えられる。ここでは接地方法による試験結果への影響を検討する。

Fig. 5.32 に Case 4 の PCB-B をワイヤーにて接地したモデルを示す。このモデルを用い

て BCI 試験の解析を行った。コモンモード電流および誤動作発生有無の検討に用いる IC

端子間電圧の RF 妨害波電圧比を Case 4 のシミュレーション結果と比較したものを Fig.

0

200

400

600

0 100 200 300 400

Cu

rre

nt

(mA

)

Frequency (MHz)

Wire grounding

Case 4

0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)

Wire grounding

Case 4

0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)

Wire grounding

Case 4

91


5.33 に示す。Fig. 5.27 (a) より，230 MHz および 340 MHz 付近のコモンモード電流が大

幅に下がっていることが分かる。これに付随して，Fig. 5.33 (b)，(c) より RF 妨害波電圧

比も下がっていることが分かる。これは寄生インダクタンスの大きいワイヤーにて終端

したことで，コモンモードインピーダンスが上昇し，妨害波が EUT に入りにくくなって

いることが原因と推測される。

以上より試験結果の再現性の観点から，BCI 試験において車載電子機器の接地条件は

コモンモード終端インピーダンスが変化しないように管理する必要がある。

5.5.2 コモンモード終端による共振抑制

ここでは設計検討案として，コモンモード終端により整合を取ることで，ワイヤーの

共振による過大なピーク電流を抑制する手段をシミュレーションにより検討する。

BCI 試験系におけるコモンモードの概念的な等価回路を Fig. 5.34 に示す。Fig. 5.34 で

はコモンモードのみ記載している。図中の𝑍0CMはワイヤーのコモンモード特性インピー

ダンス，𝑍CM_AEは AE のコモンモード終端インピーダンス，𝑍CM_EUIは EUT のコモンモー

ド終端インピーダンス，Φpは注入プローブとワイヤーコモンモードとの結合を意味する

線形回路網，𝐿1および𝐿2はクランプ位置から EUT，AE までの電気長を意味する。

コモンモード等価回路より，ワイヤーのコモンモード特性インピーダンス𝑍0CMと EUT

および AE の終端インピーダンス𝑍CM_EUI，𝑍CM_AEの不整合が原因でワイヤーが共振し，

BCI 試験時の共振ピークを発生させると推測される。そこでワイヤーのコモンモード特

性インピーダンスと同程度の抵抗成分でAEもしくは EUTをシステムグラウンドと接続

することで整合を取ることを検討する。ワイヤーのコモンモード特性インピーダンス

𝑍0CMは q-TEM モード解析の結果，260 Ω であった。共振の大きなピークを低減すること

が目的であることと，車両環境ではワイヤーとシステムグラウンドとの距離が，BCI 試

験系の 50 mm より小さくなる場合が多くコモンモード特性インピーダンスが低下する

場合が多いことから，終端抵抗値として 150 Ω を選定した。

Figure 5.34: Common mode conceptual circuit of BCI test system.

EUT

System ground

AE

Injection probe

Wires Wires

92


Figure 5.35: Common-mode 150 Ω termination of electric load.

AE と EUT それぞれにてコモンモード終端を 150 Ω にした場合の解析を行い，その効

果をシミュレーションにて検証する。まず AE でのコモンモード終端抵抗の解析条件お

よび結果を述べる。

AE 側の終端インピーダンスは，ワイヤーに最初に接続される電気負荷にて終端する

ことになる。電気負荷は，プリント基板の四隅に筐体と接続するためのグラウンド配線

のパターンがあるため，600 Ω の抵抗を 4 つ並列に配置することで 150 Ω の終端を模擬

した。Fig. 5.35 に電気負荷のコモンモード終端抵抗の接続位置を示す。前節の Case 4 の

試験条件に対し，電気負荷側を 150 Ω 終端したモデルを用いて解析した。

コモンモード電流および誤動作発生有無の検討に用いる IC端子間電圧のRF妨害波電

圧比を，Case 4 のシミュレーション結果と比較したものを Fig. 5.36 に示す。Fig. 5.36 (a)

より 60 MHz 付近のピークは消失し 130 MHz のピークが減衰しているが，200 MHz 以上

の周波数では効果が得られないことがわかる。Fig. 5.36 (b) および(c) より，RF 妨害波

電圧比もコモンモード電流と同様な結果となることが分かる。コモンモード電流ピーク

が低減した周波数では IC 端子に到達する妨害波電圧が低減できている。

200 MHz以上の周波数帯にて，電気負荷での終端の効果が得られない理由を考察する。

150 Ω 抵抗に並列に寄生容量が見えることが原因だと考えられる。電気負荷のグラウン

ド配線がプレーン状であり，筐体までの距離が約 7 mm，グラウンド配線寸法が約 90 mm

×70 mm より寄生容量を見積もると，グラウンド配線は筐体に対して 8 pF 程度の寄生容

量を持っている。200 MHz にて寄生容量によるインピーダンス絶対値は約 100 Ω であり，

150 Ω の終端抵抗より寄生容量のインピーダンス低くなる。よって 200 MHz 以上の周波

数帯ではコモンモード妨害波は終端抵抗ではなく寄生容量を通るため，終端抵抗による

効果が得られなくなると考えられる。

600 Ω resistor

93


(a) Simulated CM current at the monitoring probe

(b) Vcc RF disturbance voltage ratio

(c) Vout RF disturbance voltage ratio

Figure 5.36: Comparision of simulated results with / without

common-mode 150 Ω termination at electric load..

次に EUT 側にてコモンモード終端抵抗を追加した場合の解析について述べる。EUT

の Fig. 5. 18に示す金属テープ接地部に直列に 150 Ωの抵抗を挿入することで 150 Ωのコ

モンモード終端を模擬した。この接続では直列に終端抵抗が挿入されるため，前述の寄

生容量の影響を受けにくい。EUT を 150 Ω 終端したモデルを用いて解析し，前節の case

4 の解析結果と比較したものを Fig. 5.37 に示す。

0

200

400

600

0 100 200 300 400

Cu

rre

nt

(mA

)

Frequency (MHz)

add 150 ohm (Load)

Case 4

0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)

add 150 ohm (Load)

Case 4

0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)

add 150 ohm (Load)

Case 4

94


Fig. 5.37 (a) より，電気負荷を終端した場合と比較して，コモンモード電流のピークが

最大 4 倍程度減衰されていることが分かる。これに付随して，60 MHz 以上の RF 妨害波

電圧比（IC 端子間電圧）も大幅に低減されており，共振抑制による妨害波ピークの低減

はイミュニティ性能向上の観点で有用である。

本論文にて提案した電磁界解析を用いることで，ここで示した終端抵抗の効果等を，

電子機器および電気負荷の 3 次元構造に起因する寄生成分の効果も含めて検討すること

ができ，車載電子機器の設計・検討する上で提案手法は有用であると考えられる。

(a) Simulated CM current at the monitoring probe

b) Vcc RF disturbance voltage ratio

(c) Vout RF disturbance voltage ratio

Figure 5.37: Comparision of simulated results with / without

common-mode 150 Ω termination at EUT.

0

200

400

600

0 100 200 300 400

Cu

rre

nt

(mA

)

Frequency (MHz)

Add 150 ohm (EUT)

Case 4

0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)

Add 150 ohm (EUT)

Case 4

0.01

0.1

1

10

0 100 200 300 400

RF

volt

age

rat

io

Frequency (MHz)

Add 150 ohm (EUT)

Case 4

95


5.6 まとめ

本章では，第 4 章にて構築した BCI 試験系モデルを用いて，IC の誤動作に結びつく IC

端子間の妨害波電圧が算出できるかを検討するとともに，ICIM-CI モデルを用いて，IC

端子間妨害波電圧より BCI 試験結果の予測ができるかを検証した。

端子入力インピーダンスのバランスおよびモード変換量の異なる複数の外部電気負荷，

システムグラウンドに対するコモンモード終端インピーダンスの異なる複数の EUT を

組み合わた複数の BCI 試験を解析した。その結果，構築した ICIM-CI モデルが持つ誤動

作発生電圧に不確かさがあり試験結果予測には課題が残るものの，シミュレーションで

求めた IC 端子間妨害波電圧の周波数特性と，実測した IC 誤動作の周波数特性は良好な

相関があり，ICIM-CI モデルの不確かさの範囲内で IC 端子に到達する妨害波電圧を予測

可能なことを示した。また，電気負荷によるモード変換量の違いや，EUT 内部でのデカ

ップリングコンデンサの効果，および EUT のコモンモード終端インピーダンスによる

IC 端子間妨害波電圧への影響も，良好に予測できることを示した。さらに，BCI 試験は

本来 EUT のイミュニティ性能を測定するための試験であるにも関わらず，外部負荷に依

存したモード変換によって試験結果が大きく影響されることや，接地方法によって試験

結果に影響を与えるなど，イミュニティ試験法としての問題も明らかになった。

IC に到達する妨害波が分かるということは，車載電子機器を設計する際にシミュレー

ションを用いて IC に到達する妨害波を制御できることを意味し，すなわち提案手法を用

いて EUT のイミュニティ性能を設計できることを意味する。5.5 節にて示したコモンモ

ード終端による共振抑制や，モード変換量のコントロールも提案手法によって可能であ

ると考えられる。さらに，提案手法によって IC に到達する妨害波を算出できるというこ

とは，IC に必要なイミュニティ耐量を規定できることを意味する。提案手法を用いるこ

とで，IC にてイミュニティ耐量を確保する11のか，EUT の配線やフィルタ，筐体構造な

どの IC 以外の部分でイミュニティ性能を確保するのかを事前に検討することができ，車

載電子機器の EMC 設計に有用であると考えられる。

11

IC のイミュニティ試験（DPI 試験など）耐量を上げることを意味する

96


97

第 6 章結論

第6章結論

本研究では，車載電子機器の部品試験（テストベンチ試験）における伝導性 EMC 試

験性能を設計段階にてシミュレーションにより効率的に予測することを目的として，

EUT（Equipment Under Test，試験対象品）のモデリング手法，試験系のモデリング手法

および系全体を実用的な計算時間で解析する q-TEM モードに着目したモデル分割手法

など，試験性能予測に必要かつ汎用的な技術を多角的に検討した。電磁界解析を用いた

提案手法により，等価回路記述が困難な実際の車載電子機器において，機器に搭載され

ている IC チップやパワー半導体の端子と，機器に接続されているワイヤーを介して電気

的に結合している試験系の端子まで伝搬特性を，実用的な計算時間にて定量的に算出す

ることが可能となった。

第 2章では，伝導性 EMI / EMS性能予測技術に共通する伝導性 EMC試験系の構成と，

シミュレーションにおける基本的な考え方を示した。伝導性 EMC 試験における解くべ

き問題を，EUT 内部にある半導体デバイス端子と外部試験系との間の信号伝達問題であ

ると定義した。また，機器内部の複雑な配線系およびグラウンドプレーンに対する配置・

接地の影響を考慮するために，汎用的に解析可能な電磁界解析を適用することを提案し

た。試験系全体を電磁界解析にて解くことは計算規模が膨大になり実用上好ましくない

ため，ワイヤーに伝搬する妨害波が q-TEM モードになることに着目し，ワイヤー断面に

て試験系モデルを分割しq-TEMモードの入出力ポートに対応するSパラメータを算出し，

対応する q-TEM モードを回路解析にて接続することで，精度劣化することなく試験系全

体を解析可能なモデル分割法を新たに提案した。このモデル分割法によりマルチスケー

ル問題を回避することができ，効率的に系全体を解析することが可能となる。

第 3 章では，パワーエレクトロニクス機器の VHF 帯における伝導エミッションを予測

するための電子機器モデリング手法を提案し，DC-DC コンバータを EUT として検証を

行った。解くべき問題を，妨害波発生源であるスイッチングしているパワー半導体の端

子間電圧を求めることと，端子間電圧から伝導性妨害波観測点までの伝達関数を求める

ことの 2 つと定義し，周波数領域にて妨害波発生源電圧と伝達関数の積により試験結果

を予測する手法を提案した。伝達関数は，システムグラウンドを含めた EUT の電磁界解

析モデルより算出した S パラメータと，EUT 以外の外部試験系をベクトルネットワーク

アナライザ（VNA）にて測定して得られた S パラメータを用いて算出した。パワーMOS

のDS間電圧FFT結果とパワーMOSから擬似電源回路網端子までの伝達関数の積を取る

ことで算出した解析結果は，測定によって得られた擬似電源回路網の端子電圧と比較し

て良好な相関があり，200 MHz 以下の周波数帯にて妨害波のピークレベルで概ね 5 dB

98

第 6 章結論

以下の精度で，また共振ディップも含めても 10 dB 程度の精度で予測できることを示し

た。また電磁界解析を用いることで電流密度等の物理量を可視化することができ，妨害

波漏洩経路を視覚的に把握可能なことを示した。

第 4 章，第 5 章では，車載電子機器向けの伝導性イミュニティ試験である BCI 試験に

対する性能予測について検討した。第 4 章では電磁界解析を用いて BCI 試験系のモデル

化を行った。試験系を構成する注入プローブ，EUT，外部負荷，擬似電源回路網および

ワイヤーを電磁界解析のモデル化の対象とし，それぞれシステムグラウンドを基準とし

たワイヤーへの信号伝搬特性（S パラメータ）が正しく表現できるように機器の接地状

況や配置も含めてモデル化した。得られた各部のモデルを用いて BCI 試験系全体を表現

するとともに，第 2 章で示した q-TEM モードに着目したモデル分割手法を適用すること

で，実用的な計算時間で解析可能であることを示した。システムグラウンドに対する接

地方法が異なるため注入されるコモンモード電流の周波数特性が大きく異なる 2 種類の

EUT の BCI 試験を解析した結果，どちらのケースも EUT に注入されるコモンモード電

流を高精度で再現でき，注入電流見積もりに対する提案手法の汎用性を示した。また，

従来手法である，EUT 以外の外部試験系モデルとして測定によって得られる S パラメー

タを用いる手法と比較し，従来法では精度劣化を起こす 200 MHz 以上の周波数において

も，精度良く解析可能なことを示した。

第 5 章では第 4 章で構築したモデルを用いて，BCI 試験時における EUT 内部の IC チ

ップ端子間に到達する妨害波を予測することで，IC の誤動作発生有無を予測可能か検討

した。3 端子のアナログ IC を対象として，線形インピーダンス回路網と IC 端子に到達

する妨害波電圧に対する IC の誤動作発生有無をモデル化した ICIM-CI モデルを作成し，

シミュレーションにより求まる IC端子間妨害波電圧と BCI試験時の IC誤動作の関係を

検討した。 BCI 試験にて平衡度の異なる複数の外部負荷およびシステムグラウンドに対

する接地機構が異なる（コモンモード終端インピーダンスの異なる）複数の EUT にて検

証を行った結果，良好にその誤動作特性を再現でき，不平衡によるモード変換に起因す

る誤動作発生や EUT 接地によるコモンモード電流増加および誤動作の発生する周波数

の変化などの重要な特性を正しく再現可能なこと確認した。また，接続される電気負荷

によって EUT の性能が左右されること，試験時の EUT 筐体接地の方法により BCI 試験

結果に大きく影響することを明らかにした。さらに提案手法を用いて，ワイヤー長によ

って発生する共振に対する終端抵抗の設計検討例を示した。

本研究により，IC チップやパワー半導体の端子間電圧と試験系にて観測される電気信

号との間の妨害波伝搬量を定量的に求めることが可能となった。これにより，設計時に

おける IC もしくはパワーデバイスの発生する妨害波レベル，EMC フィルタの性能，配

線寄生成分を含めた筐体および配線構造，ケーブル共振抑制用の抵抗および必要な IC

のイミュニティレベルを，シミュレーションにより検討し設計することが可能となる。

これらの性能は EMC のみならずシステム全体の性能やコストとトレードオフの関係に

99

第 6 章結論

あるため，事前に妨害波伝搬量を定量化できることは今後の小型・高性能な車載電子機

器の設計において有用であると考えられる。

残された課題として，部品試験においてシステムの EMC 性能を担保可能か検討する

ことがある。本研究の過程にて，ワイヤー長に起因する共振が発生すること，EUT 外部

の負荷によって試験結果に影響すること，接地有無や接地方法によりコモンモード終端

インピーダンスが変化し妨害波伝搬量の周波数特性に大きく影響することが示されたが，

いずれも車載電子機器が車両に搭載された場合に変化するものである。よって，現在の

伝導性 EMC ベンチ試験は，車両システムにおける車載電子機器の電磁環境を十分に再

現したものではない。また，伝導性 EMC 試験は放射性妨害波に対するワイヤーとの結

合を想定して規定されたものであるが，放射性 EMC 試験との相関の定量化や適切な試

験法および試験レベルの規定なども必要である。ワイヤーと放射性妨害波との結合は以

前よりモデル化等の検討がされているが，本手法を拡張するなどして定量性を確保し，

システム性能を担保できる部品試験法・解析環境の構築が必要である。

以上，本研究で開発した電磁界解析を用いた解析手法により，車載機器の部品試験性

能に対する実用的な伝導性 EMC 設計が可能となり，システムにおける EMC 性能の設計

技術の発展にも繋がることが期待できる。

100

第 6 章結論

101

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研究業績

研究業績

◯本研究に関する業績

[論文]

[1] 近藤陽介, 山本貴生, 泉地正人, 平野尚彦, “パワーエレクトロニクス機器の

VHF 帯伝導エミッションのシミュレーション,”電気学会論文誌 D, Vol.133,

No.5, pp.510-517, 2013.

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Automotive Components Using Electromagnetic Analysis,” IEEE Transactions on

Electromagnetic Compatibility (to be published).

[国際会議発表]

[1] Y. Kondo, S. Ueyama, M. Izumichi, O. Wada, “Bulk Current Injection Simulation

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[2] Y. Kondo, S. Ueyama, M. Izumichi, O. Wada, “Simulation of Bulk Current

Injection Test Using Integrated Circuit Immunity Macro Model and Electromagnetic

Analysis,” 2016 International Symposium on Electromagnetic Compatibility (EMC

Europe), Wroclaw, Poland, Sep. 2016.

[国内研究会，学会発表等]

[1] 近藤陽介, 泉地正人, 平野尚彦, “パワーエレクトロニクス機器の VHF 帯伝

導エミッションのシミュレーション,” 電気学会研究会資料, SPC-11-182,

2011.

110

研究業績

[2] 近藤陽介, 泉地正人, “パワーエレクトロニクス機器の VHF 帯伝導エミッ

ションの数値解析,” 電気学会産業応用部門大会, 1-40, 2012.

◯その他研究業績

[国際会議発表]

[1] Y. Kondo, K. Tsunada, N. Oka, M. Izumichi, “Immunity simulation modeling for

automotive power module using electromagnetic analysis,” 9th International

Workshop on Electromagnetic Compatibility of Integrated Circuits (EMC Compo

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[2] K. Oyama, Y. Kondo, D. Ikoma, Y. Ishikawa, A. Murata, S. Agatsuma, M. Nagata,

“Effect of Field Area on Disturbance Propagation through Silicon Substrates in

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Compatibility - EMC EUROPE, Angers, France, Sep. 2017.

[国内研究会，学会発表等]

[1] 小出哲久, 近藤陽介, 泉地正人, “車載用 3 相インバータ機器の伝導ノイズ・

シミュレーション,” 電気学会研究会資料,SPC-14-090, pp.35-40, 2011.

[表彰]

[1] 電気学会優秀論文発表賞, 2011

[講演]

[1] 近藤陽介, “電磁界解析を用いた車載パワエレ機器の VHF 帯伝導エミッショ

ン解析”, 第 27 回 EMC・ノイズ対策技術シンポジウム, 2013

[2] 近藤陽介, “小型車載機器向け BCI シミュレーションとイミュニティ設計”,

第 30 回 EMC・ノイズ対策技術シンポジウム, 2017

111

謝辞

謝辞

本論文は京都大学大学院工学研究科電気工学専攻の和田修己教授のご指導のもとで行

った研究成果をまとめたものです。日頃より時間を惜しまず厳しくも温かいディスカッ

ションを通してご指導頂きましたことに深く感謝申し上げます。

京都大学大学院工学研究科電気工学専攻の松尾哲司教授，同情報学研究科通信情報シ

ステム専攻の小野寺秀俊教授には，副指導教員として研究内容およびその方向性につい

て日頃よりご指導，激励頂きましたことに深く感謝申し上げます。また，京都大学生存

圏研究所の篠原真毅教授には本論文をまとめるに当たり非常に有益なご助言を頂きまし

た。深く感謝申し上げます。

京都大学大学院工学研究科電気工学専攻和田研究室の久門尚史准教授および松嶋徹助

教には，本論文をまとめるに当たってのご助言頂くとともに，関連分野の様々な事につ

いて有意義なディスカッションさせて頂きましたことに，深く感謝申し上げます。特に

松嶋助教には同じ居室にて研究室での諸事全般ご支援頂きました。

株式会社デンソー半導体回路開発部の我妻秀治部長，加藤久登室長，村田明隆室長，

小山芳紀課長を始め，関係者の皆様方には筆者の社会人博士としての進学および研究に

多大なご理解とご協力を頂きました。深く感謝申し上げます。特に加藤室長には，重要

な節目にて都度叱咤激励頂きました。株式会社デンソー半導体回路開発部の市川浩司担

当次長，石川靖之課長および泉地正人担当課長には本研究の進め方や方向性，計測他技

術的な諸事全般について有益なディスカッションをさせて頂きましたことに深く感謝致

します。特に泉地担当課長には，筆者が入社して以来，車載機器の EMC についてスペ

クトラムアナライザやネットワークアナライザの使い方から EMC 試験規格の詳細とそ

の考え方に至るまで，多大なご指導頂きました。同島倉啓氏には BCI 試験系の計測技術

についてご協力頂いたことに感謝致します。株式会社デンソー半導体センサ技術部の平

野尚彦部長は，筆者に EMC の研究を始めるきっかけを与えて下さいました。ここに感

謝申し上げます。

最後に，絶えず惜しみない支援・激励してくれた妻礼と私達夫婦の両親および，屈託

のない笑顔で筆者の気分転換に付き合ってくれた二人の息子陽一郎，英仁に深く感謝の

意を表します。

Documents

Title 電磁界解析を用いた車載電子機器の伝導 …2 第1 章 序論 1.2 研究背景 半導体プロセスの微細化およびウェハ径の大口径化に伴い高性能な集積回路（IC；Integrated

Title 電磁界解析を用いた車載電子機器の伝導 …2 第1 章序論 1.2 研究背景半導体プロセスの微細化およびウェハ径の大口径化に伴い高性能な集積回路（IC；Integrated