7/25/2019 LAB5ELC315

1/21

UNIVERSIDAD DE EL SALVADORFACULTAD DE INGENIERA Y ARQUITECTURA

ESCUELA DE INGENIERA ELCTRICAELECTRNICA III

LABORATORIO 5: Divisor Digital /16, Convertidor D/A, Filtro Butterworth,Amplificador S/H.

Catedrtico: Ing. Jorge Ramos Lpez.

Instructores:

Br. Ramos Silva, Georgina AlejandraBr. Valle Torres, Armando Jos

Alumnos:

Bolaos Esquivel, Jocelyn Regina BE12004

Sagastume Peate, Victor Salomn SP11024

Martes 17 de Noviembre de 2015.

RESUMEN:En el laboratorio: Divisor Digital /16, Convertidor D/A, Filtro Butterworth, AmplificadorS/H se pretende analizar las caractersticas y las aplicaciones para cada uno de los circuitos

que en la prctica se realizaron. Para alimentar el Divisor Digital 1/16, se utiliz el mismocircuito Multivibrador Estable que se dise en el Laboratorio 4. Tomando su salida,

procedemos con la implementacin de un circuito compuesto por resistenciasDivisor de Tensin para obtener la alimentacin (+5V 0V; 20KHz) que requerimos con

el Divisor Digital 1/16. A la salida de nuestro Divisor, tendremos 4 Bits. Sus salidas tendrnla frecuencia de entrada dividida entre 16, 8, 4 y 2 comenzando desde el MSB

respectivamente hasta el LSB. Ahora diseamos con convertidor D/A, utilizando transistores

como switches controlados por voltaje, y una configuracin de sumador con un amplificadoroperacional. Obtenida ya nuestra salida anloga, procedemos a disear un filtro activo de tipo

Butterworth, y a su salida obtenemos la alimentacin adecuada para nuestro circuito Sample

and Hold. El cual hace un muestreo de la salida senoidal del filtro, la cual tiene una frecuenciaideal de 1.25KHz. Los resultados obtenidos sern analizados, simulados en TINA y sern

mostrados por imgenes obtenidas en el procedimiento.

EQUIPO: Lista de materiales y equipo utilizados para la elaboracin y prueba de loscircuitos realizados en la prctica de laboratorio:

Osciloscopio

Generador de seales

Protoboard y Multitester digital.

7/25/2019 LAB5ELC315

2/21

MATERIALES:Timer: LM555.

Amp-Op: LM356 (2)

Resistencias de: 1k (4), 1.5k (1), 2.2k (2), 3k (1), 12k (2), 24k (1), 48k

(1), 100k (1).

Capacitores de: 0.01uF (1), 0.1uF (1).

Potencimetro de 10k.

INTRODUCCIONEn el presente laboratorio se estudian varios conceptos de circuitos electrnicos tiles endistintas aplicaciones, entre ellos est un divisor de frecuencias, que como su nombre lo dicehace particiones de una frecuencia de entrada en otras ms pequeas, y que puede ser usada encomunicaciones por ejemplo. Se llama divisor de frecuencia a un dispositivo electrnico quedivide la frecuencia de entrada en una relacin casi siempre entera o racional. La forma de laseal de salida puede ser simtrica o asimtrica. La seal de entrada frecuentemente tiene formade una onda cuadrada pero tambin puede ser sinusoidal o de otras formas. Tambin se les daun vistazo a los convertidores digitales analgicos que se utilizan profundamente en los

reproductores de discos compactos, en los reproductores de sonido y de cintas de vdeo digitales,y en los equipos de procesamiento de seales digitales de sonido y vdeo. Adems se regresa aestudiar un poco sobre filtros activos que en este caso son Butterworth y que se disean mediantela posicin de los polos en el Plano S y luego se traduce a un circuito, se hacen algunas pruebasentre ellos y se presentan los resultados.

DESARROLLO DE LA PRTICA.-

PARTE I:El timer LM555 (De la prctica de laboratorio 4).

Descripcin del circuito: En la figura 1 se muestra el LM555 configurado como un

multivibrador estable (generador de reloj). Adems se calcularon los valores requeridos deRA y RB para conseguir una seal de reloj de 20kHz (+5%) con un ciclo de trabajo deaproximadamente el 60%. Se utiliz un condensador C =0.01uF.

Figura 1: El timer LM555.

Tal como se calcularon en la prctica de laboratorio 4, los valores de las resistencias son las

siguientes:

RA = 1.5k RB = 3k

7/25/2019 LAB5ELC315

3/21

Construimos el circuito para convertir la salida lgica de +15V del LM555 a un barrido de

+5V con 2 resistencias. Estas han sido diseadas para crear un divisor de tensin que cumpla

la funcin requerida. Las resistencias sern:

= ( 21+2) 5v = 15v 212

Resultando as: R1 = 10K R2 = 5K

Resultados Obtenidos: Al realizar los clculos necesarios para los requerimientos pedidos,los resultados obtenidos fueron los siguientes:

Figura 2: Resultado sin divisor de tensin. Figura 3: Resultado con divisor de tensin.

Simulacin:Teniendo los valores de las resistencias del circuito, construimos el diseo en TINA.

Figura 4: LM555 como multivibrador estable con divisor de tensin.

7/25/2019 LAB5ELC315

4/21

El resultado del circuito multivibrador estable anterior es el siguiente:

Figura 5: Resultado LM555 como multivibrador astable con divisor de tensin.

Discusin:Como podemos ver en el resultado, se han marcado con los cursores el inicio y el fin de unperiodo. Esto con la intencin de calcular la frecuencia a la que trabaja el circuito.

Tomando en cuenta que f=1/T; T=periodo

= 5.235.18= 50nPor lo tanto:

= 150= 20PARTE II: Divisor de Frecuencia Digital /16

Descripcin del circuito. El Divisor de Frecuencia Digital /16, como su nombre lo dice,divide la frecuencia de la seal de entrada entre un factor de 16 para el bit ms significativo,luego en un factor de 8, 4 y 2 hasta el bit menos significativo respectivamente. Se utiliz la

salida de nuestro circuito anterior como el reloj de entrada del contador de 4 bits (74HC163),

tal como se muestra en la siguiente figura:

Figura 6.

7/25/2019 LAB5ELC315

5/21

Resultados Obtenidos:El resultado obtenido en los 4 bits comenzando desde el MSBhasta el LSB, se presentan en las siguientes imgenes:

Figura 7. Figura 8

Figura 9. Figura 10.

Simulacin: Tomando la salida que tenemos del circuito divisor de tensin, se alimenta eldivisor de frecuencia digital /16, al simularlo en TINA, obtenemos el siguiente circuito:

Figura 11: Divisor de frecuencias digital /16 en TINA.

7/25/2019 LAB5ELC315

6/21

En TINA se ocup un macro de spice lgico de 4 bits de salida SN74LS163 para simularlos integrados 74HC163. Vemos a continuacin el resultado de las simulaciones:

Figura 12: Resultados en TINA del divisor de frecuencia Digital

Discusin: En las figuras 7 al 10 se muestran las salidas del contador desde lacorrespondiente al bit ms significativo al menos significativo respectivamente. Obteniendoas las siguientes salidas:

ParaelbitfMSB, f1=fCLK/16= 1.11KHzParaelbit 12, f1=fCLK/8= 2.23KHz

Paraelbit 13, f1=fCLK/4= 4.42KHzParaelbitfLSB, f1=fCLK/2= 8.77KHz

Sabemos que la frecuencia de entrada en la cual utilizamos la salida de nuestro circuito

anterior (LM555 como multivibrador astable con divisor de tensin) como seal de reloj,

tiene un frecuencia de 17.9kHz como se indica en las figuras, al sumar las frecuencias en las4 salidas el resultado fue el siguiente:

f = fMSB+ fBIT2+ fBIT3+ fBIT4

f = 1.11k + 2.23k + 4.42k + 8.77kf = 16.53kHz

El resultado es bastante aproximado, la pequea variacin se debe a errores de medicin o

incertidumbre, a pesar de eso los valores son bastante aceptables por lo cual comprobamosel funcionamiento de nuestro divisor de frecuencia.

En la figura 12 mostramos el resultado transiente de las salidas del contador. Utilizamos loscursores para conocer la frecuencia a la cual est oscilando la seal de salida del MSB.

Como vemos los valores de x (tiempo) se posicionan en x1=6.26ms y x2= 5.4ms

7/25/2019 LAB5ELC315

7/21

= 6.265.4= 860nPor lo tanto:

fMSB =

6

= 1.162Y al observar la figura 12, se observa claramente que cada vez el resultado dobla su

valor en frecuencia, por lo cual tenemos que:

ParaelbitfMSB, f1=fCLK/16= 1.62KHz

Paraelbit12, f1=fCLK/8= 2.325KHz

Paraelbit13, f1=fCLK/4= 4.651KHz

ParaelbitfLSB, f1=fCLK/2= 9.30KHz

Podemos ver cmo cambian ligeramente los valores de frecuencia a los que se tomaron en

el laboratorio. Este cambio solo se debe a la idealidad del entorno en simulacin, ydespreciamos los cambios, confirmando as, que el circuito funciona correctamente.

PARTE III: Convertidor D/A.

Descripcin del circuito: Se dise el convertidor D/A utilizando transistores comoswitches controlados por voltaje, y una configuracin de sumador con un amplificador

operacional, conectndolo a la salida del contador de 4 bits tal como se muestra en la figurasiguiente:

Figura 13. Convertidos D/A

El convertido D/A que se dise utilizando transistores con una configuracin de sumador

utilizando un amplificador operacional y finalmente un inversor para obtener la sealrequerida, fue el siguiente:

7/25/2019 LAB5ELC315

8/21

Figura 14: Diseo de convertidor D/A.

Se dise un convertidor D/A de 4 bits, el cual produce la relacin de entrada-salida

mostrada en la siguiente tabla:

Tabla 1.

Resultados obtenidos: La seal de salida en el convertidor D/A, fue el siguiente:

7/25/2019 LAB5ELC315

9/21

Figura 15. Resultado del convertidor D/A

Simulacin: A las etapas que tenamos anteriormente, agregamos nuestro convertidor D/Ade la siguiente manera:

Figura 16: Convertidor D/A en TINA.

Al simular el circuito en TINA, se mostraran las 4 entradas al D/A, que son los 4 bits lgicos,

junto con la respuesta anloga del sistema. Esto, para una mejor apreciacin del convertidor

D/A. Se presenta a continuacin:

7/25/2019 LAB5ELC315

10/21

Figura 17: Resultado del convertidor D/A en TINA.

Discusin: Para disear el convertidor D/A, se opt por el uso de transistores NPN, en

nuestro caso utilizamos el 2N2222. Estos transistores cumplirn la funcin de switchescontrolados por voltaje. Como podemos ver anteriormente, la entrada a estos transistores esuna onda cuadrada, por lo cual en cada ciclo de la seal de onda cuadrada, ellos cambiaran

su estado OFF a ON dependiendo claro, de la frecuencia la que la seal trabaje. Para el

caso, hemos utilizado 4 transistores, y cada uno de ellos trabajando a una frecuencia diferente,

que dependen de la significancia de los bits a la salida del contador. Se puede observar en lagrfica de la simulacin, que cada pequea alteracin en la salida del convertidor D/A,

corresponde al cambio de estado de una onda cuadrada. Incluso se observa que cuando todos

los bits estn en un voltaje 0, tambin la salida del convertidorD/A es 0.

La configuracin que se diseo es la de un sumador, esto se puede comprobar con el efectomencionado anteriormente, cuando todos los voltajes de entrada son 0, tambin el de salidaser 0, ya que es la suma de sus entradas. Para compensar el efecto inversor que tenemos a

la salida del circuito, se coloc otro amplificador operacional con configuracin inversora,

obteniendo as, el valor requerido al final del circuito.Podemos observar una variacin entre la seal obtenida en el laboratorio y en la simulacin.

Nuevamente despreciaremos esta variacin, ya que es debida a la idealidad con la que se

trabaja en el entorno de simulacin de TINA.

PARTE IV: Filtro activo Butterworth.

Descripcin del circuito: El diseo que se muestra en la figura 17 puede ser analizado comodos etapas, una correspondiente a un filtro VCVS Butterworth de 2 orden con un filtro de

respuesta Butterworth de primer orden, obtenindose as la respuesta deseada. El filtro tiene

una frecuencia de corte terica de 1.33KHz.

7/25/2019 LAB5ELC315

11/21

Figura 18. Filtro Butterworth

Los elementos del filtro fueron calculados de la manera siguiente:

= ;N=3

=10 1=10 1 = 0.508840= (2p * 1.33E3)(1/0.508)1/3= 10.4673E3Por lo tanto, tenemos:

0=1/RCC = 10E-9R = .67 9.5510k

=0Cos(60)Q = 1

= 13 K = 221= 2;1 = 10 R2 = 20kAdems tenemos el diagrama de polos y ceros del filtro Butterworth, en la siguiente figura:

Figura 19. Polos. Filtro Butterworth

7/25/2019 LAB5ELC315

12/21

Del cual tenemos:P1=-5233.65+j9064.5

P2=-10467

P3=5233.65+j9064.5

Resultados obtenidos: Las salidas que se registraron a la salida de nuestro circuito fueronlas siguientes:

Figura 20: Entrada del filtro. Figura 21: Salida del filtro.

Simulacin: Se agreg el filtro Butterworht diseado anteriormente a la salida del divisorde frecuencia digital /6 FMSB, teniendo esta una seal cuadrada de 1.16KHz de frecuencia.

Figura 22: Filtro Butterworth conectado a fMSBen TINA.

Al ver en funcionamiento el filtro, obtenemos el resultado:

7/25/2019 LAB5ELC315

13/21

Figura 23: Resultado del filtro conectado a fMSBTINA.

Discusin: Adems de implementar el circuito en las etapas que anteriormente tenamos, senos pidi probar el circuito con una seal de entrada cuadrada con 100Hz de frecuencia y1V de amplitud. Presentamos el circuito a continuacin:

Figura 24: Filtro Butterworth

Podemos observar el resultado de un anlisis en el tiempo:

Figura 25: Resultado transiente. Filtro Butterworth

7/25/2019 LAB5ELC315

14/21

Podemos ver en el resultado transiente que la respuesta es diferente a la obtenida cuando

alimentamos el filtro con la salida fMSB de nuestro divisor de frecuencias digital/6. Estoprincipalmente se debe a nuestro diseo del circuito, y el ancho de banda con el que trabaja.

Para un mejor anlisis veremos un anlisis de Bode del circuito.

Figura 26: Anlisis de Bode para el filtro Butterworth.

Como observamos con la ayuda de los cursores, el filtro claramente tiene una frecuencia decorte de 1.33KHz. Cumpliendo as las especificaciones requeridas para el filtro.

El tiempo de subida de la seal en el filtro activo y un filtro pasabajo con la misma frecuenciade resonancia son iguales debido a que esto depende directamente de la constante RCutilizada al establecer dichas frecuencias de resonancia.

De la respuesta a 100 Hz, medidos la mxima elongacin de que es de 113mV, el tiempo desubida corresponde a 220us aproximadamente.

PARTE V: Sample & Hold.

Descripcin del circuito: En esta parte del laboratorio, se pretende muestrear la salidasenoidal dl filtro Butterworth, del cual se espera que produzca una presentacin estable como

resultado. Se conect la salida del filtro a la entrada del Sample & hold como se muestra enla figura siguiente:

7/25/2019 LAB5ELC315

15/21

Figura 27. Sample And Hold

Resultados Obtenidos: Finalmente los resultados obtenidos en lo que se registran las

formas de onda, se muestran en las siguientes imgenes:

Figura 28. Formas de onda fMSB Figura 29: Seal VGATE

Simulacin: Conectamos el circuito sample and Hold a la salida de nuestro filtro, elcircuito en TINA queda de la siguiente manera:

7/25/2019 LAB5ELC315

16/21

Figura 30: Sample and Hold II TINA

En el circuito presentado en la figura 30, podemos apreciar el funcionamiento de todos los

circuitos anteriores, para finalizar con el Sample and Hold.

Presentamos el resultado a continuacin:

Figura 31: Resultado Sample and Hold TINA.

Si observamos ms detalladamente las curvas Vgate y Vhold, veremos lo siguiente:

Figura 32: Curvas Vgate y Vhold.

7/25/2019 LAB5ELC315

17/21

Discusin: Se nos piden hacer las mismas mediciones con una resistencia en paralelo alcondensador Vhold. Los valores de esta resistencia son: R= 1My R=10K. Los

resultados se muestran a continuacin:

Para R=1M:

Figura 33: S/H con resistencia en paralelo a Cap. Vhold(1M)

Podemos observar claramente que la funcin de la resistencia de 1M que se coloca en

paralelo con el capacitor hace que la amplitud de Vholddisminuya, esto se debe a la cada de

voltaje en esta resistencia.

Para R=10k:

Figura 34: S/H con resistencia en paralelo a Cap. Vhold(10k)

7/25/2019 LAB5ELC315

18/21

CONCLUSIONES.

En base al conocimiento adquirido con la investigacin terica y su correspondiente

aplicacin prctica, se llegaron a las siguientes conclusiones:

Utilizando el multivibrador estable de la prctica anterior, agregando un divisor de tensiny finalmente un contador, pudimos construir un divisor de frecuencia el cual divide la

frecuencia de entrada entre un factor de 16 para el bit ms significativo, luego en un factor

de 8, 4 y 2 hasta el bit menos significativo respectivamente. Se pudo comprobar el

funcionamiento sumando las frecuencias en cada salida, obteniendo datos bastante cercanosy as comprobando el buen funcionamiento del divisor de frecuencia digital/16.

El circuitos Sample and Hold es un circuito que captura el valor de tensin de una sealque vara continuamente en el tiempo, y congela ese nivel de tensin por un periodo detiempo determinado. Sabiendo esto podemos concluir que este circuito se puede implementar

para eliminar valores no deseados dentro de las seales que queremos transmitir en el sistema,y as evitar corrupcin en la seal de salida.

Para implementar los tiempos en los que el circuito simple and hold estar sujetando la

tensin, se utiliz una seal de reloj implementando un LM555. Esta es una manera muy

prctica de manipular estos circuitos, debido a que el diseo de la frecuencia a la que trabajael reloj es fcilmente ajustable. Tambin el Duty Cycle se puede ajustar fcilmente de

acuerdo a la necesidad que requieran los circuitos analgicos ya mencionados. Esto hace del

timer la mejor manera de manipular la frecuencia de muestreo (sample) de los circuitos

desarrollados.

BIBLIOGRAFA.Sedra, Adel y Smith, Kenneth. Circuitos Microelectrnicos, Quinta edicin.

McGraw-Hill Interamericana, 2006.

http://www.ti.com/lit/ds/symlink/lm555.pdf

http://www.electronics-tutorials.ws/transistor/tran_7.html

7/25/2019 LAB5ELC315

19/21

LM555

TimerGeneral DescriptionThe LM555 is a highly stable device for generating accuratetime delays or oscillation. Additional terminals are providedfor triggering or resetting if desired. In the time delay mode ofoperation, the time is precisely controlled by one externalresistor and capacitor. For astable operation as an oscillator,the free running frequency and duty cycle are accuratelycontrolled with two external resistors and one capacitor. Thecircuit may be triggered and reset on falling waveforms, andthe output circuit can source or sink up to 200mA or driveTTL circuits.

Featuresn Direct replacement for SE555/NE555

n Timing from microseconds through hours

n Operates in both astable and monostable modes

n Adjustable duty cycle

n Output can source or sink 200 mA

n Output and supply TTL compatible

n Temperature stability better than 0.005% per C

n Normally on and normally off output

n Available in 8-pin MSOP package

Applicationsn Precision timing

n Pulse generation

n Sequential timing

n Time delay generation

n Pulse width modulation

n Pulse position modulation

n Linear ramp generator

Schematic Diagram

00785101

July 2006

LM555Timer

2006 National Semiconductor Corporation DS007851 www.national.com

ANEXOS

7/25/2019 LAB5ELC315

20/21

SN54160 THRU SN54163, SN54LS160A THRU SN54LS163A, SN54S162,SN54S163, SN74160 THRU SN74163, SN74LS160A THRU SN74LS163A,

SN74S162, SN74S163 SYNCHRONOUS 4-BIT COUNTERS

SDLS060 OCTOBER 1976 REVISED MARCH 1988

1POST OFFICE BOX 655303 DALLAS, TEXAS 75265

Copyright1988, Texas Instruments IncorporatedPRODUCTION DATA information is current as of publication date.Products conform to specifications per the terms of Texas Instrumentsstandard warranty. Production processing does not necessarily includetesting of all parameters.

7/25/2019 LAB5ELC315

21/21

TLF5943

CD4007MC

D4007CDualComplementaryPairPlusInverter

February 1988

CD4007MCD4007C Dual

Complementary Pair Plus InverterGeneral DescriptionThe CD4007MCD4007C consists of three complementarypairs of N- and P-channel enhancement mode MOS transis-tors suitable for seriesshunt applications All inputs are pro-

tected from static discharge by diode clamps to VDD andVSS

For proper operation the voltages at all pins must be con-

strained to be between VSS b 03V and VDD a 03V at alltimes

FeaturesY Wide supply voltage range 30V to 15VY High noise immunity 045 VCC (typ)

Connection Diagram

Dual-In-Line Package

TLF59431

Top View

NoteAll P-channel substrates are connected to VDDand all N-channel substrates are connected to VSS

Order Number CD4007

C1995 National Semiconductor Corporation RRD-B30M105Printed in U S A