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INTRODUCCIÓN
TEMA 1
PERSPECTIVAHISTORICAprehistoria
1925 LILIENFELD DA LOS PRINCIPIOS BÁSICOS DE LOS TRANSISTORES MOS
1935 O´HEIL DA UNA ESTRUCTURA SIMILAR A LOS MOS ACTUALES
1947 BELL INVENTA EL TRANSISTOR
1949 APARECEN LOS TRANSISTORES BIPOLARES
1925 LILIENFELD DA LOS PRINCIPIOS BÁSICOS DE LOS TRANSISTORES MOS
1935 O´HEIL DA UNA ESTRUCTURA SIMILAR A LOS MOS ACTUALES
1947 BELL INVENTA EL TRANSISTOR
1949 APARECEN LOS TRANSISTORES BIPOLARES
PERSPECTIVA HISTORICAprimera revolución
TTLTTL
gran densidad
Hasta los 80 domina el mercado
su consumo limita la integración
primera lógica con éxito
investigando en los MOS dificultad tecnológica para su fabricación.La primera fue la CMOS
gran dificultad de fabricación PMOS
investigando en los MOS dificultad tecnológica para su fabricación.La primera fue la CMOS
gran dificultad de fabricación PMOS
PERSPECTIVA HISTORICASEGUNDA REVOLUCIÓN
1970 Intel primer microprocesador 4004 1974 el 8080
en tecnología NMOS, más rápida que la PMOS.problema del NMOS consumo de potencia
1970 Intel primer microprocesador 4004 1974 el 8080
en tecnología NMOS, más rápida que la PMOS.problema del NMOS consumo de potencia
1970 primera memoria semiconductora de gran densidad (1K)1970 primera memoria semiconductora de gran densidad (1K)
EN LA ACTUALIDAD
80-90% de los circuitos CMOSel bajo consumo de potenciala robustez.
80-90% de los circuitos CMOSel bajo consumo de potenciala robustez.
se integran millones de transistores frecuencias de 200mhz
se integran millones de transistores frecuencias de 200mhz
La ley de Moore 1960 el número de transistores crece exponencialmente con el tiempo
La ley de Moore 1960 el número de transistores crece exponencialmente con el tiempo
AUTOMATIZABLES
TRATAMIENTO JERÁRQUICO.
EL CIRCUITO ES COLECCIÓN DE MÓDULOS
LOS MÓDULOS SE REUTILIZAN
CONCEPTO DE ABSTRACCIÓN
DETALLES SUSTITUIDOS POR MODELO DECOMPORTAMIENTO
EL DISEÑADOR DE CIRCUITOS INTEGRADOS ( I)
INICIALMENTE ESTUDIO INDIVIDUALIZADO
MILLONES DE TRANSISTORES,
METODOLOGÍAS DE DISEÑO RÍGIDAS HERRAMIENTAS CAD.
LA APARICIÓN DE HERRAMIENTAS CAD,
SIMULACIONES LÓGICAS Y ELÉCTRICAS
GENERACIÓN DE LAYOUT
SÍNTESIS
VERIFICACIÓN
LA APARICIÓN DE HERRAMIENTAS CAD,
SIMULACIONES LÓGICAS Y ELÉCTRICAS
GENERACIÓN DE LAYOUT
SÍNTESIS
VERIFICACIÓN
¿COMPORTAMIENTO DE LOS DE LOS TRANSISTORES?
¿CAPACIDADES ?¿RESISTENCIAS?
EL DISEÑADOR DE CIRCUITOS INTEGRADOS( II)
BIBLIOTECAS DE MÓDULOS
MODELO HDL DE UNA CELDA
LIBRERÍAS PARA LIGADURAS DÉBILES
ABSTRACCIÓN NO VÁLIDO
Mejores optimizaciones de rendimiento, área, potencia Ciclos de diseño cortosBajo coste por unidadIntroducción en muchos campos de la ciencia y de la vida diaria
Mejores optimizaciones de rendimiento, área, potencia Ciclos de diseño cortosBajo coste por unidadIntroducción en muchos campos de la ciencia y de la vida diaria
CICLO DE DISEÑO VLSIobjetivos
ALCANZAR UN DISEÑO ÓPTIMO DEL PRODUCTOCICLO DE DISEÑO CORTO
esta en su mayor parte automatizado
característica
CICLO DE DISEÑO VLSIFASES
ESPECIFICACIÓN DEL SISTEMADISEÑO FUNCIONALDISEÑO LÓGICODISEÑO CIRCUITODISEÑO FÍSICO
ESPECIFICACIÓN DEL SISTEMADISEÑO FUNCIONALDISEÑO LÓGICODISEÑO CIRCUITODISEÑO FÍSICO
CICLO DE DISEÑO VLSIESPECIFICACION
QUE
DESCRIPCIÓN DE ALTO NIVEL
FACTORES A TENER EN CUENTA
– RENDIMIENTO
– FUNCIONALIDAD A IMPLEMENTAR
– DIMENSIONES FÍSICAS
ELECCIÓN DE LA TECNOLOGÍA DE FABRICACIÓN
TÉCNICAS DE DISEÑO
QUE
DESCRIPCIÓN DE ALTO NIVEL
FACTORES A TENER EN CUENTA
– RENDIMIENTO
– FUNCIONALIDAD A IMPLEMENTAR
– DIMENSIONES FÍSICAS
ELECCIÓN DE LA TECNOLOGÍA DE FABRICACIÓN
TÉCNICAS DE DISEÑO
CICLO DE DISEÑO VLSIDISEÑO FUNCIONAL
CÓMO
PRIMERA DESCOMPOSICIÓN EN MÓDULOS
ESTRUCTURA DEL SISTEMA
SE CONSIDERAN ASPECTOS DE COMPORTAMIENTO
EL RESULTADO ES UN DIAGRAMA DE RELACIÓN ENTRE UNIDADES FUNCIONALES
CÓMO
PRIMERA DESCOMPOSICIÓN EN MÓDULOS
ESTRUCTURA DEL SISTEMA
SE CONSIDERAN ASPECTOS DE COMPORTAMIENTO
EL RESULTADO ES UN DIAGRAMA DE RELACIÓN ENTRE UNIDADES FUNCIONALES
CICLO DE DISEÑO VLSIDISEÑO LOGICO
SE OBTIENEN Y COMPRUEBAN LAS EXPRESIONES BOOLEANAS
SE REPRESENTAN LOS MÓDULOS CON ECUACIONES BOOLEANAS
– QUE SE PUEDEN OPTIMAR
SE OBTIENEN Y COMPRUEBAN LAS EXPRESIONES BOOLEANAS
SE REPRESENTAN LOS MÓDULOS CON ECUACIONES BOOLEANAS
– QUE SE PUEDEN OPTIMAR
CICLO DE DISEÑO VLSIDISEÑO DEL CIRCUITO
QUIÉN
DESARROLLO DE UNA REPRESENTACIÓN BASADA EN EL DISEÑO LÓGICO
COMPORTAMIENTO ELÉCTRICO DE LAS PARTES CRÍTICAS
QUIÉN
DESARROLLO DE UNA REPRESENTACIÓN BASADA EN EL DISEÑO LÓGICO
COMPORTAMIENTO ELÉCTRICO DE LAS PARTES CRÍTICAS
CICLO DE DISEÑO VLSIDISEÑO FISICO
LAYOUT
LOS DETALLES DEL LAYOUT DEPENDEN DE LAS REGLAS DE DISEÑO
ES UNO DE LOS PASOS MÁS COMPLEJOS
EL DISEÑO SE VERIFICA DRC Y EXTRACCIÓN ELÉCTRICA
– DRC.- LAS REGLAS DE FABRICACIÓN
– EXTRACCIÓN VERIFICA LA FUNCIONALIDAD DEL CIRCUITO,
LAYOUT
LOS DETALLES DEL LAYOUT DEPENDEN DE LAS REGLAS DE DISEÑO
ES UNO DE LOS PASOS MÁS COMPLEJOS
EL DISEÑO SE VERIFICA DRC Y EXTRACCIÓN ELÉCTRICA
– DRC.- LAS REGLAS DE FABRICACIÓN
– EXTRACCIÓN VERIFICA LA FUNCIONALIDAD DEL CIRCUITO,
ESTUDIO LÓGICO DE LOS TRANSISTORES MOS
ESTRUCTURA BASICA
oxido
sustrato
polisilicio
Sustrato B
Fuente S Drenador D
Puerta G
difusiones
SUPOSICIONES PARA EL ESTUDIO LÓGICO
La dureza mide la capacidad de suministrar o eliminar corrienteLa dureza de una señal puede variar
– Las salidas siempre tendrán mayor dureza que las entradas– Vdd y Gnd suministran la mayor dureza
La dureza mide la capacidad de suministrar o eliminar corrienteLa dureza de una señal puede variar
– Las salidas siempre tendrán mayor dureza que las entradas– Vdd y Gnd suministran la mayor dureza
UNO LÓGICO VALOR ENTRE 1.5 Y 15 VOLTIOS
ALIMENTACIÓNVDD
CERO LÓGICO0 VOLTIOS
TIERRAGND
HUECOS
G=1
G=0G
D
D
VS<VD
DS
SS
G=1
Buen 00
G=1
Mal 11
INTERRUPTOR NMOS
CERO PERFECTO
LOS PORTADORES SON LAS CARGAS NEGATIVASLOS PORTADORES SON LAS CARGAS NEGATIVAS
UNO DEGENERA
EXISTE CANALEXISTE CANAL
G=0
G=1G
D
D
VS>VD
DS
SS
G=0
Buen 11
G=0
Mal 00
INTERRUPTOR PMOS
DEGENERA CERO UNO PERFECTO
LOS PORTADORES MAYORITARIOS SON LAS CARGAS POSITIVAS
EXISTE CANALEXISTE CANAL
Not S
SBuen 00Buen 11
Not S
S
INTERRUPTOR CMOS
LA SEÑAL DE CONTROL COMPLEMENTADASLA SEÑAL DE CONTROL COMPLEMENTADAS
BUEN 0BUEN 1
VoutVin
GG
DD
SE
H
I
IS
LÓGICA CMOSINVERSOR
PMOS pull up
genera el uno
NMOS pull down
genera el cero
VoutB
A
LÓGICA CMOSPUERTA NAND DE M ENTRADAS
ÁRBOL DE PULL UP
PROPORCIONA EL UNO
M TRANSISTORES EN PARALELO
CONECTADOS A VDD Y A LA SALIDA
ÁRBOL DE PULL DOWN
PROPORCIONA EL CERO
M TRANSISTORES EN SERIE
CONECTADO A GND Y A LA SALIDA
VoutB
A
LÓGICA CMOSPUERTA NAND DE M ENTRADAS
ARBOL DE PULL DOWN: TRANSISTORES N EN PARALELO
CONECTADAS A LA TIERRA Y AL VOUT
ARBOL DE PULL UP:TRANSISTORES P EN SERIE
CONECTADOS A VDD Y VOUT
CARACTERISTICAS DE LA LÓGICA CMOS
BAJA DISIPACIÓN DE POTENCIA ESTÁTICA
CONSECUENCIA MÁRGENES DE RUIDO GRANDES.
FAMILIA LÓGICA TOTALMENTE RESTAURADA
A·S+B·notS
B
A
S
Not S
Not S
LÓGICA DE MULTIPLEXORES
S=0OUT = B
S=1OUT = A
CK
Q
nQDato
ELEMENTOS DE MEMORIABIESTABLE D
Carga por nivelCK SEÑAL DE RELOJ CARGA EL DATO
Q=DATO
Q AISLADO
Q
nQDATO
Q
nQDATO
ELEMENTOS DE MEMORIABIESTABLE D (ii)
REALIMENTACIÓN
CK=0
CUALQUIER CAMBIO EN D SE TRASMITE A Q
CK=1
dato q dato q
BIESTABLE MAESTRO-ESCLAVOCARGA POR FLANCO
CK
DATO nQQ
DATOnQ
Q
DATO nQQ
CK=0CK=0 CK=1CK=1
METODOLOGÍAS DE DISEÑO
TEMA 2
INDICE
SIMULACIÓN
VERIFICACIÓN
SÍNTESIS DE DISEÑOS
VALIDACIÓN Y TEST
SIMULACIÓN
VERIFICACIÓN
SÍNTESIS DE DISEÑOS
VALIDACIÓN Y TEST
SIMULACION
CONTROLABILIDAD
FACILIDAD DE USO
DEPENDE DE LOS VECTORES ELEGIDOS
NO TIENE EN CUENTA LA ESTRUCTURA DEL CIRCUITO
?
SIMULACIÓN ELÉCTRICA
GRAN EXACTITUD
CONSUME MUCHO TIEMPO
CIRCUITOS DE PEQUEÑO TAMAÑO
RESOLUCIÓN DE MATRICES QUE RELACIONAN POTENCIALES CORRIENTESRESISTENCIAS
COMPORTAMIENTO ELECTRÓNICO
SIMULACIÓN DE TIMMING
entre los simuladores electricos y los lógicosCalculo de caminos criticosresuelve ecuaciones sencillas o aplica tablas de look-up
TIEMPOS DE EJECUCIÓN DOS ORDENES DE MAGNITUD
MENORES
MENOS EXACTOS
SIMULACIÓN LÓGICA
Trabaja con valores booleanospueden incluir descripciones de retardos en puertas
– Tpuerta=Tintrinseco+Cload·Tload:comprobación de la funcionalidad
MUY RÁPIDA
POCO EXACTOS ELECTRÓNICAMENTE
VERIFICACIÓN
EXTRAE LOS PARÁMETROS DE LA DESCRIPCIÓN DEL SISTEMA
ELÉCTRICA DE TIMMINGDE TIMMING FUNCIONAL
NO DEPENDE DE LA ELECCIÓN DE UN VECTOR DE EXCITACIÓN
NECESIDAD DE COMPRENSIÓN DEL ESTILO DE DISEÑOHERRAMIENTAS ESPECÍFICAS
VERIFICACIVERIFICACIÓÓNN
¿CUMPLE LAS LIGADURAS DEL ESTILO DE DISEÑO?
ORDENA CAMINOS
DETECTA CAMINOS CRITICOS FALSOS
COMPARA FUNCIONALIDADES DE
DIFERENTES ESTRUCTURAS
SINTESIS DE ARQUITECTURA
– desarrollo académico pero poco impacto en el mercado:
» falta de un lenguaje de descripción de alto nivel
» falta de herramientas de síntesis RTL» abstracciones de información demasiado
elevadas
DESCRIPCIÓNDE COMPORTAMIENTO
SISTEMA
NETLIST DE RECURSOS
SÍNTESIS ARQUITECTURA
–Unidades funcionales–Memorias–Buses–Controladores
a+b
a b
ORDEN DE EJECUCIÓN
AREACONSUMO
FRECUENCIA
SÍNTESIS LÓGICA
DESCRIPCIÓN LÓGICA NETLIST DE PUERTAS LÓGICAS
SÍNTESIS LÓGICA
MÁQUINAS DE ESTADOS FINITOSDIAGRAMAS DE ESTADOSESQUEMÁTICOSECUACIONES BOOLEANASTABLAS DE VERDAD
SÍNTESIS LÓGICA
SÍNTESIS LÓGICA
SÍNTESIS COMBINACIONALSÍNTESIS SECUENCIAL
SÍNTESIS DOS NIVELESSÍNTESIS MULTINIVEL
PLASCELDAS
ESTANDAR
RED DE TRANSISTORESRED DE TRANSISTORES
SÍNTESIS DE CIRCUITOS
SÍNTESIS DE CIRCUITO
NETLIST DE PUERTAS LÓGICASNETLIST DE PUERTAS LÓGICAS
RED TRANSISTORES
ESTILO DE DISEÑO
TAMAÑO TRANSISTORES
VALIDACIÓN Y TEST
¿ESTA FABRICADO CORRECTAMENTE?
$FALLO NO DETECTADO
DIFICULTAD DE TEST
CONTROLABILIDAD
OBSERVABILIDAD
FALLOS COMUNES
DEFECTOS DE FABRICACIÓN
DEFECTOS ADQUIRIDOS DEBIDO A PRUEBAS
ROTURA DE HILOS
$$
SOLUCION
DISEDISEÑÑO PARA TESTABILIDADO PARA TESTABILIDAD
CIRCUITERIAEXTRA
PATRONES DE TESTTAMAÑO
DETECCION ELEVADA
TEST DE VALIDACIÓN
DIAGNÓSTICODIAGNDIAGNÓÓSTICOSTICO FUNCIONALFUNCIONAL PARÁMETRICOPARPARÁÁMETRICOMETRICO
PARAMETROS NO DISCRETOS
MÁRGENES DE RUIDORETARDOS DE PROPAGACIÓNMÁXIMA FRECUENCIA
DETECTADO UN FALLO DETECTA
LA CAUSA
¿CUMPLE LA FUNCIONALIDAD
DETECCIDETECCIÓÓN DEL 95 N DEL 95 --99% DE LOS FALLO99% DE LOS FALLO
ELIMINACIELIMINACIÓÓN DE N DE REDUNDANCIASREDUNDANCIAS
DISEÑO PARA TESTABILIDAD
TEST AD HOCTEST AD HOCTEST AD HOC
procesador
memoria
procesador
memoria
muxDir
datoDirdato
AÑADE HWMAS PINES DE IN/OUT
SCAN TESTSCAN TEST
SECUENCIAL
COMBINACIONAL
AUTOTEST
AUTOTESTAUTOTEST
Controlador detest
Generador deestímulos
Análisis derespuesta
Subcircuitobajo test
AÑADE HW
DISEÑO PARA TESTABILIDAD
ESTILOS DE DISEÑO
TEMA 3
INTRODUCCION
DIFICULTAD DE DISEÑO FULL-CUSTOMBAJOS TIEMPOS DE MERCADOMAYORES RENDIMIENTOS DE LA OBLEA
DIFERENTES ESTILOS DE DISEDIFERENTES ESTILOS DE DISEÑÑOO
MUÑECAS
RELOJES
MICROPROCESADORES COMERCIALES
CONTROLADORES COMERCIALES
SISTEMAS DE FRENADO
LAVADORAS
VIAJES ESPACIALES
SISTEMAS MILITARES
CALCULO CIENTIFICO
SISTEMAS DE ORIENTACIÓN M
ARINA
ESTILOS DE DISEÑO
ESTILOS
FULL-CUSTOM SEMI-CUSTOM
CELDAS ESTANDAR
FPGACELDAS COMPILADAS
GENERADORES DE MÓDULOS
FULL-CUSTOM
P+N+P+ N+ P+ N+
LA PRINCIPAL CARACTERÍSTICA ES LA AUSENCIA DE LIGADURAS
FEXIBILIDAD OPTIMOS
ELEVADADOS TIEMPOS DE DESARROLLONO SE PUEDE ASEGURAR EL COMPORTAMIENTO ELECTRICO
VOLUMEN DE PRODUCCIÓN
COSTECOSTE
MICROPROCESADORE COMERCIALESMEMORIAS RAM
Full-custom
205,207
201
202
202
203 y 204
2011
501
502
505
502
504
507
504
DISEÑO CON CELDAS ESTANDAR
CELDA14
CELDA13
CELDA12
CELDA11
CELDA10
CELDA9
CELDA8
CELDA7
CELDA6
CELDA5
CELDA4
CELDA3
CELDA2
CELDA1GND
GND
GND
PWR
PWR
PWR
TODAS LAS CELDAS LA MISMA ALTURASE COLOCAN EN FILAS
TIEMPOS DE MERCADO BAJOSASEGURAN EL COMPORTAMIENTO ELECTRICOHERRAMIENTAS AUTOMÁTICAS
OPTIMIZACIONES POBRES
BIBLIOTECA DE CELDAS PREFABRICADAS
ROUTING
ROUTING
CELDAS
CELDAS
CELDAS
DISEÑO DE CELDAS DE BIBLIOTECAS
TIEMPO DISEÑO
DISEÑO FULL CUSTOMCELDAS MUY ROBUSTAS
REUSABILIDAD
AREA ELEVADA
FUNCIONAMIENTO BAJO CASI CUALQUIER CIRCUSTANCIA
Gate arrays
FPGA
PUERTADE PASOSRAM
MUX1
0
FPGA
TIEMPO DISEÑO Y FABRICACIÓN REUSABILIDAD
TIEMPOS DE MERCADOS REDUCIDOSFACILIDAD DE DISEÑOREPROGRAMABILIDADNO NECESITA FABRICACIÓN DE MÁSCARASBARATO
MUY LENTO
EL TRANSISTOR MOS
TEMA 4
INFORMACIÓN GENERAL
Sustrato B
I
Fuente S Drenador DPuerta G
• NMOS Si los portadores son electrones• PMOS Si los portadores son huecos:• Enriquecimiento Vgs=0 y no existe canal.• Empobrecimiento. Vgs=0 y existe canal• El voltaje se aplica entre la puerta y el sustrato• La fuente y el sustrato están conectados al mismo potencial
TIPOS DE TRANSISTORES MOS
TRANSISTORES
NMOSNMOS PMOSPMOS
ENRIQUECIMIENTO ENRIQUECIMIENTOEMPOBRECIMIENTO EMPOBRECIMIENTO
TRANSISTOR NMOS DE ENRIQUECIMIENTO
Drenador DFuente S
Puerta G
polisilicioSiO2
Difusión Difusión N+
Sustrato P
PORTADORES SON LOS ELECTRONESCANAL APARECE CUANDO SE APLICA EL POTENCIALNO EXISTE DIFERENCIA ENTRE FUENTE Y DRENADORCOMO EL OXIDO ES AISLANTE NO EXISTE CORRIENTE ENTRE LA PUERTA Y EL SUSTRATO
TRANSISTOR NMOS DE ENRIQUECIMIENTOMODO DE OPERACIÓN
VGS=0, VDS>0VGS=0, VDS>0
VdVg
Vs
NO EXISTE CANALNO EXISTE INTENSIDAD
TRANSISTOR NMOS DE ENRIQUECIMIENTOMODO DE OPERACIÓN
VGS>0, VDS=0VGS>0, VDS=0
VdVg
VsVdVg
Vs++++++++
+-+-+-+-+
•EXISTE CANAL•NO EXISTE INTENSIDAD•POTENCIAL UMBRAL
TRANSISTOR NMOS DE ENRIQUECIMIENTOMODO DE OPERACIÓN
VGS>0, VDS>0VGS>0, VDS>0
VD(+)VG(+)VS(0v)
EXISTE CANAL NO UNIFORMEEXISTE INTENSIDAD FUNCIÓN DE VDS Y VGSPOTENCIAL UMBRALVOLTAJE EFECTIVO DE PUERTA VG-VT
TRANSISTOR NMOS DE ENRIQUECIMIENTOMODO DE OPERACIÓN
ZONA LINEAL, RESISTIVA, NO SATURADAZONA LINEAL, RESISTIVA, NO SATURADAVGSVGS--VT>VDSVT>VDS
VD
VG
VS
ZONA NO LINEAL, SATURADAZONA NO LINEAL, SATURADAVGSVGS--VT<VDSVT<VDS
EXISTE CANAL NO UNIFORMEI DEPENDE DE VDS Y VGS
Vd
VgVs
CANAL NO ALCANZA AL DRENADORCANAL DE RESISTENCIA MUY ELEVADAi=CTE E INDEPENDIENTE DE VDS
DISTANCIA ENTRE FUENTE Y DRENADORANCHURA DE CANALPOTENCIAL UMBRAL GROSOR DEL OXIDOCONSTANTE DIELECTRICAMOVILIDAD DE LOS ELECTRONES
TRANSISTOR NMOS DE ENRIQUECIMIENTOREGIONES DE TRABAJO
CORTECORTE
IDS =0VGS<VT
SATURACIÓN
VGS-VT<VDS
IDS=F(VGS,VT)
LINEAL
VGS-VT>VDSIDS=F(VGS,VT)
TRANSISTOR NMOS DE ENRIQUECIMIENTO
VDS=CTE
300
5v
linealsaturacióncorteVT
VGS
Ids( μA)
VDS
Vgs=3
Vgs=3.5Vgs=4
Vgs=4.5ohmica
Vds<Vgs-Vt
Saturación Vds>Vgs-Vt
IDS( μA)
CARACTERÍSTICA DE TRANSFERENCIA CARACTERÍSTICA DE SALIDA
TRANSISTOR PMOS DE ACUMULACIÓN
P+
G(-)------------
+++++++Sustrato N
P+
D(-)S(0v)
VT < 0.
VGS < 0 ; POR INDUCCIÓN SE CREA UN CANAL P+ ENTRE S Y D.
VDS< 0 ; LA ID LLEVA EL SENTIDO DE LOS HUECOS
ZONA CORTE : VGS >VT
ZONA LINEAL: VGS - VTL< VDS
ZONA SATURACIÓN ; VGS - VT > VDS
TRANSISTOR PMOS DE ACUMULACIÓN
VDS=CTE
300
5vsaturaciónlineal corte
-VTVGS
Ids( μA)
CARACTERÍSTICA DE TRANSFERENCIA
TRANSISTOR PMOS DE ACUMULACIÓN
VGS = -|VGS | VGS < 0
VTP = - | VTP| VT < 0
VDS = - | VDS | VDS < 0
SE LES DEBE PONER SIEMPRE SU SIGNO NEGATIVO:
VGS = VG - VS= 0 - Vdd= - Vdd
VTP = - | VTP |
RECOMENDACIÓN : NO UTILIZAR LAS CONDICIONES CON VALORES ABSOLUTOS, DA LUGAR A MUCHOS ERRORES
ZONA CORTE VGS > VT
ZONA LINEAL: VGS - VTL<VDS
ZONA SATURACIÓN ; VGS - VT>VDS
TRANSISTOR NMOS DE EMPOBRECIMIENTO
Drenador DFuente S
Puerta G=0
polisilicioSiO2
Difusión Difusión N+
Sustrato P
VGS=0
DSG<0
polisilicioSiO2
+++++++
- - - - - - -
Sustrato P
EL CANAL DEJA DE EXISTIR PARA POTENCIALES DE PUERTA NEGATIVOS [ VGS < 0]
EL POTENCIAL UMBRAL ES MENOR QUE 0, VT< 0.
COMPORTAMIENTO SIMILAR AL DEL NMOS DE ENRIQUECIMIENTO
VALORES TÍPICOS DE VT< -0.8 VDD
VGS<0VGS<0
TRANSISTOR NMOS DE EMPOBRECIMIENTO
VDS=CTE
300
-VT VGS
Ids( μA)
CARACTERÍSTICA DE TRANSFERENCIA
TRANSISTOR PMOS DE EMPOBRECIMIENTO
DSG=0
polisilicioSiO2
P+ P+
Sustrato N
DSG>0
polisilicioSiO2
Sustrato N
- - - - - - -
+++++++VGS>0VGS>0
EL CANAL DEJA DE EXISTIR PARA POTENCIALES DE PUERTA POSITIVOS [ VGS > 0]
EL POTENCIAL UMBRAL ES MAYOR QUE 0, VT> 0.
COMPORTAMIENTO SIMILAR AL DE UN PMOS ENRIQUECIMIENTO
TRANSISTOR PMOS DE EMPOBRECIMIENTO
VDS=CTE
300
VTVGS
Ids( μA)
CARACTERISTICA DE TRANSFERENCIACARACTERISTICA DE TRANSFERENCIA
CARACTERISTICAS DE LOS MOS
VDS=CTE
300
PMOSEMPOBRECI
VTVGS
Ids( μA)
VDS=CTE
300
NMOSEMPOBRECIMI
-VTVGS
Ids( μA)
VDS=CTE
300
5vsaturaciónlineal corte
PMOSENRIQUECIMI
E
-VTVGS
Ids( μA)
V D S=C TE
300
5v
linealsaturacióncorte
V T
N M M O SEN R IQ U EC I
V G S
Ids( μA )
NMOS V.S. PMOS
MOVILIDAD DE HUECOS: 500 CMMOVILIDAD DE HUECOS: 500 CM22/VSG./VSG.
MOVILIDAD DE ELECTRONES: 1300 CMMOVILIDAD DE ELECTRONES: 1300 CM22/VSG/VSG
W/L PMOS=W/L NMOS
2·IP=INRP=3RN
IP=IN
W/LP=3W/LN
MAYOR DENSIDAD
MAYOR RAPIDEZ
NMOS
POTENCIAL UMBRAL
VGS POR DEBAJO DEL CUAL IDS = 0
ES FUNCIÓN DEL
MATERIAL CONDUCTOR DE LA PUERTA
MATERIAL AISLANTE DE LA PUERTA
GROSOR DEL AISLANTE
POTENCIAL FUENTE SUSTRATO
TEMPERATURA, SU VALOR DISMINUYE
4 MV / ºC EN SUSTRATOS MUY DOPADOS.
2 MV / ºC EN SUSTRATOS POCO DOPADOS.
VT= VTMOS + VFB
VTMOS: POTENCIAL UMBRAL DEL CAPACITOR MOS.
VFB: POTENCIAL DE FLAT-BAND
DS
Gpolisilicio
SiO2
SUSTRATO P
ECUACIONES DEL POTENCIAL UMBRALPOTENCIAL VG DEL CAPACITOR MOS
εoxεox
ε(x)ε(x)X=h
XX=0
φS
Vox
VG
ε(X)=-Dφ(X)/DX• CONDICIONES FRONTERA
• φ(X=H) ES VSUSTRATO=0
• φ(X=0) LLAMADO POTENCIAL DE SUPERFICIE (φS)• VOX CAÍDA DE POTENCIAL EN LOS EXTREMOS DEL
OXIDO
VG= φS +VOX
POTENCIAL UMBRALPOTENCIAL DE BULK φ B
VG
++++++++++++++++++
CARGAS MÓVILES
CARGAS FIJAS
DEPLEXIÓN
++++ φB=2|φF| φ F = P O T E N C I A L D E F E R M I
φ F = K T /q ln [N a /N i]
φB=φS PARA ALCANZAR LA MÁXIMA PROFUNDIDAD DE DEPLEXIÓN
POTENCIAL UMBRALCAIDA DE POTENCIAL EN EL OXIDO
VVOXOX = Q= QBB/C/COXOX
2·q·εsi·Na·2|φF|QB=
COX
2qεsiNa2φF
2φF+VTMOS =
QBCOX
2φF+VTMOS =
POTENCIAL UMBRALPOTENCIAL DE FLAT-BAND
V F B = φ M S + |Q O X |/C O X + |Q I|/C O X
φ M - φ S
NMOS -0.9V
PMOS -0.2V
CARGAS POSITIVAS ATRAPADAS
MODIFICAR VT EN LA FABRICACIÓNVG
+V T = 2|φF|+ |Q B|/C ox + |Q O X|/C O X + |Q I|/C ox -|φM S|
EFECTO SUSTRATO (EFECTO BODY)
VB2=VB1
T1
G1
T2G2
S1
S2
D1
ID2
INCREMENTO DEL POTENCIAL UMBRALINCREMENTO DEL POTENCIAL UMBRAL
VS1 = VB1
LA CONDICIÓN DE CONDUCCIÓN VGS = VT
¿ VGB?
VG - VS = VT
COMO VS = VB VG - VB= VT
VGB= VT
VS2>VS1 VS2=VS1+K
ADEMAS VS1=VB
CONDICIÓN DE CONDUCCIÓN VGS = VT
VG - VS2 = VT
VG= VT + VS2
VG = VT+ VS1 +K VT+ VB +K
VGB = VT + K
ECUACIONES BÁSICAS
CUT-OFF [ CORTE].
• IDS = 0 ,
• VGS VT
NO SATURACIÓN
• IDS = β [ {VGS - VT} VDS - (VDS)2 / 2 ]
• PARA 0 < VDS < VGS- VT
SATURACIÓN
• IDS = β [ VGS - VT]2 / 2
CON 0 < VGS - VT < VDS
FACTOR DE GANANCIA
β =μ εOX [ W / L ] / TOX• μ movilidad de canal.• εox permisividad del aislante [o cte. dieléctrica]• tOX, grosor del aislante• W, anchura del canal.• L, longitud del canal.
KP = parámetro de transconductancia
KP =μ εox / tox :• Se puede reexpresar como KP = μ Cox
Cox la densidad de capacidad del canal [capacidad / área
β =μ εOX [ W / L ] / TOX• μ movilidad de canal.• εox permisividad del aislante [o cte. dieléctrica]• tOX, grosor del aislante• W, anchura del canal.• L, longitud del canal.
KP = parámetro de transconductancia
KP =μ εox / tox :• Se puede reexpresar como KP = μ Cox
Cox la densidad de capacidad del canal [capacidad / área
EFECTOS DE SEGUNDO ORDENDISPOSITIVOS DE CANAL CORTO
L’L
H H
L>>HL=H
MODELO INEXACTO
MODIFICAR EL MODELO
EFECTOS DE SEGUNDO ORDENVARIACIONES DE POTENCIAL UMBRAL
Variación del potencial umbral debido al efecto cuerpo
Variación debido a la existencia de las zonas de deplexión en las difusiones
Variación debido al VDS
VARIACIONES DE POTENCIALEFECTO CUERPO
2qεsiNa2|φF| Vsb=0QB0=
+SB
+S+S+S+SVSB +S
+S+S
+SB+S+SB+S+SB
+SB+SVGB
VSB
B
S DG
QB= 2·q·εsi·Na·(2·|φF|+|VSB|)
VT = VT0 + γ [ 2 |ΦF| +|VSB| - | 2 ΦF| ]
VT = 2|φF|+ |QB|/Cox + |QOX|/COX + |QI|/Cox -|φMS|
VARIACIONES DE POTENCIAL UMBRALEFECTO CUERPO
VT0 = 2|φF|+ |QB|/COX + |QOX|/COX + |QI|/COX -|φMS|
VTO: POTENCIAL UMBRAL PARA VSB = 0.
γ= [ 2QεSI NA ] 1/2 / COX COEFICIENTE DE EFECTO CUERPO
COX = εOX / TOX. LA CAPACITANCIA POR UNIDAD DE ÁREA
εOX : PERMISIVIDAD DEL OXIDO [CTE. DIELÉCTRICA]
TOX: GROSOR DEL OXIDO.
AUMENTO DEL POTENCIAL UMBRAL DE LOS DISPOSITIVOSAUMENTO DEL POTENCIAL UMBRAL DE LOS DISPOSITIVOS.
VARIACIONES DE POTENCIAL UMBRALEFECTO DEPLEXIÓN DE LAS DIFUSIONES
DISMINUYE EL VBULK DISMINUYE EL POTENCIAL UMBRAL
V T
L
VARIACIONES DE POTENCIAL UMBRAL CON VDSDRAIN INDUCED BARRIER LOWERING
VDS=0 VDS>0
VT
VDS
VDSDEPLEXIÓN,
POTENCIAL DE BULK VTT
EFECTOS DE SEGUNDO ORDENMODULACIÓN DE LA LONGITUD DE CANAL
LSHORT
LLEFF
LEFF = L - LSHORT
LSHORT = { 2 si /qNA [ VDS - [VGS-VT]] }1/2
L = f (VDS) ,I = f (VDS) VDS
IIreal
IDS= K W /2L [V G S-V T}2 [ 1+λ V DS]
INICIALMENTE EN SATURACIÓN L =CTEI = KW / 2L [VGS - VT]2
EFECTOS DE SEGUNDO ORDENCONDUCCIÓN SUBUMBRAL
ECB
TRANSISTOR PARÁSITO QUE CONDUCE EN INVERSAVBE=VB-VE= 0-VD
LA IDS INCREMENTA EXPONENCIALMENTE CON VDS Y VGS.
DISEÑO DE BAJA POTENCIA
MAL FUNCIONAMIENTO EN DISPOSITIVOS DINÁMICOS
EFECTOS DE SEGUNDO ORDENSATURACIÓN DE LA VELOCIDAD DE LOS PORTADORES
LA VELOCIDAD DE LOS PORTADORES NO ES PROPORCIONAL AL CAMPO--> SE SATURA
Velocidad
E
• EN EL CANAL N
∗ CAMPO DE SATURACIÓN ES = 1.5·104 VOL/CM
∗ VELOCIDAD DE SATURACIÓN VSAT = 107 CM/SEG.
IDSAT = VSAT ·COX· W ( VGS - VDSAT - VT)
• CONSECUENCIAS:
∗ LAS VARIACIONES DE VGS NO AFECTAN TANTO A IDS.
∗ IDS ‡ F (L).
EL DISPOSITIVO NO SE PUEDE MEJORAR REDUCIENDO EL CANAL.
EFECTOS SECUNDARIOSTunel Fowler-Norheim
h
H<<<
• IFN = C1WL COX2 E[-EO/EOX]
• EOX; CAMPO ELÉCTRICO A TRAVÉS DEL OXIDO.
• EOX=VGS/TOX.
LIMITA LA ANCHURA MÍNIMA DEL OXIDO
EFECTOS DE SEGUNDO ORDENPERFORACIÓN DE CANAL
VDS>>>
P1
V1
EFECTOS DE SEGUNDO ORDENELECTRÓN CALIENTE
VS VD
Tiempos de refresco pobres en las memorias dinámicas. Ruidos en los sistemas de señales mixtas.Posible generación de Latchup.
LOS INVERSORES MOS
TEMA 5
INTRODUCCION
Vout
Vout
ESTUDIO DE LOS INVERSORES¿VOUT?
LOAD
DRIVER
11
00
CAPACIDAD DE SALIDA
VOUTVOUT
ESTUDIO DE LOS INVERSORES¿VOUT =F(VIN)?
CALCULO DE LA REGIÓN DE TRABAJO DE LOS TRANSITORES
ILOAD=IDRIVER
SE DESPEJA VOUT
EN VIN=1 Y VIN=0
UNO CONDUCE
EL OTRO NO
LOS DOS CORTADOS
¡ULTIMO EN CORTARSE’
VG-VS=VT
RUIDO
COMPORTAMIENTO IDEAL
COMPORTAMIENTO REAL
VDDRESISTENCIAS
CAPACIDADES INDUCTANCIAS
?
?
MARGENES DE RUIDO
Vin
VM
Regiónindeterminación
Salto lógicoVOHMN
VOLMX
VIHMNVILMX
Vout Vout=Vin
Potencial umbral de puerta Vout=Vin
MARGENES DE RUIDO
21
VIL
VIH
VOLNML
Región deindeterminación
NMH
VIN2VOUT
VOH
5V
0V
Salto lógico
¿Como mejorar los márgenes?
grande Pequeño
INVERSORES DE CARGA DINÁMICA
φ
φ
F’
F
Lógica EstáticaLógica dinámica
s
d
d
s
gnd
Vdd
VoutVin
s
d
d
s
gnd
Vdd
VoutVin
Carga Dinámica Carga estática
EL INVERSOR DE CMOS
s
dd
s
gnd
Vdd
VoutVin
Vdd gnd
Vdd gnd
Vin=0 Vin=1
S=VDD D=VOUT G=VIN
VGS = VIN-VDD
VDS = VOUT - VDD
VS=GND VD=VOUT VG=VIN
VGS=VG-VS=VIN
VDS=VD-VS=VOUT
REGIONES DE TRABAJO
Regiones de trabajo del PMOS• Corte
VGS > VTP VIN > VTP + VDD
• Saturación VGSP<VTP →VIN<VTP+VDD
VDSP<VGSP-VTP→VOUT<VIN-VTP
• Lineal VGS<VTP→VIN<VTP+VDD
VDSP>VGSP-VTP→ VOUT>VIN-VTP
Regiones de trabajo del NMOS• Corte
VGSN<VTN→ VIN<VTN
• Saturación VGSN>VTN→ VIN>VTN
VDSN>VGS-VTN→ VOUT>VIN-VTN
• Lineal VGSN>VTN→VIN>VTN
VDSN<VGSN-VTN→VOUT<VIN-VTN
Vin=Vtn
Vout = Vin-Vtn
Vin=Vdd+Vtp
Vout=Vin-Vtp
REGIONES DE TRABAJO
VinED
C
BA
Vout
Vin=Vtp+Vdd
Vin=Vtn
Vout=Vin-VtpVout=Vin
Vout=Vin-Vtn
Vdd
IDSP=βP[(VGSP-VTP)VDS-VDS2/2]IDSP=βP[(VGSP-VTP)VDS-VDS
2/2]
REGIONES DE TRABAJOESTUDIO DEL VOUT=f(VIN) EN LA REGION A
VOUT = VDD
NMOS cortadoNMOS cortado PMOS linealPMOS lineal
IN=0
|IN| = |IP||IN| = |IP|
DEJA DE CONDUCIR EL PMOS
VOUT=(VIN-VTP)+[(VIN-VTP)2-2(VIN-VDD/2-VTP)VDD-βN/βP(VIN-VTN)2]1/2VOUT=(VIN-VTP)+[(VIN-VTP)2-2(VIN-VDD/2-VTP)VDD-βN/βP(VIN-VTN)2]1/2
REGIONES DE TRABAJOESTUDIO DEL VOUT=f(VIN) EN LA REGION B
IDSN=-βN(VGS-VTN)2/2
-βN(VIN-VTN)2/2
IDSP=βP[(VGSP-VTP)VDS-VDS2/2]
IDSP=βP[(VIN-VDD-VTP)(VOUT-VDD)-(VOUT-VDD)2/2
NMOS en saturación PMOS en lineal
IDSP=IDSN
REGIONES DE TRABAJOESTUDIO DEL VOUT=f(VIN) EN LA REGION C
Vin=Vdd+Vtp+Vtn βp
βn
βpβn
1+
NMOS en saturación PMOS en saturación
IDSP=βP/(VGS-VTP)2=βP/2(VIN-VDD-VTP)2IDSN=βN/2(VIN-VTN)2
IDSP=IDSN
REGIONES DE TRABAJOESTUDIO DEL VOUT=f(VIN) EN LA REGION E
CONDUCE EL NMOS HASTA QUE SE IGUALAN LOS POTENCIALES
INFLUENCIA DE βN/βP
)W/L(tox
μεoxβ=
Z=βn/βp
Z<1Z=1
Z>1Vin
Vout WN
WP
LP
LN
CONSUMO DEL INVERSOR
PMOS
NMOS
VIN=0 VIN=5vA B C D E
INVERSORES MOS DE CARGA ESTÁTICA
Rl
La fuente conduce siempre
I=(Vdd-Vout)/R I=cte
LINEAL SATURACIÓN
INVERSORES MOS DE CARGA ESTÁTICA
Vin=1
IN
CARGA DINAMICAVOUT
5v
0v Vin=1Vin=0
IR1 INIR1
RlIRl
IN
INVERSOR DE CARGA ESTÁTICA
VENTAJASVENTAJAS
MENOS AREA
MAS RAPIDOS
INCONVENIENTES
MAS CONSUMO DE POTENCIA
PEORES MARGENES DE RUIDO
LÓGICA PROPORCIONAL
EL INVERSOR PSEUDONMOS
s
d
d
s
gnd
Vdd
VoutVin
REGIONES DEL NMOS :CORTE VIN<VTN
SATURACIÓN VIN-VTN<VOUT
LINEAL VIN-VTN>VOUT
LA CONDICIÓN DE LINEALIDAD DE P ES VGS-VTP<VDS
-VDD + | VTP | < VOUT - VDD
VOUT > | VTP |
VOUT ES FUNCIÓN DE βN/βP
P SATURACIÓN
P LINEALZ=βN/βP
VOUT
Z=βN/βP
VOUT
EL INVERSOR PSEUDONMOS
Z=βn/Bp
N lineal
N saturación
Condición de linealidad de pVout>|Vtp|
VoutVin=vout+Vtn
P lineal
P saturación
Que le interesa al diseñador?
Comportamiento parecido CMOS VM=VDD/2El estado final del PMOS sea saturación
Ceros rápidos 0 Mayor margen de ruido
Vin=0•N está cortado•P vamos a demostrar que se encuentra en la zona lineal
Cuya condicion es Vgs-Vtp<Vds
Vgs=-Vdd
Vds=0Vgs-Vt<Vds -Vdd+Vtp<0Luego P se encuentra en la zona linealComo el dispositivo P esta en condiciones de conduciry en N está cortado I=0 el Vout =5V
s
d
d
s
gnd
Vdd
VoutVin
Vm=Vin=Vout
•Transistor N esta en saturación: ∗demo Vin-Vtn<Vout como Vin>Vtn está conduciendo, como Vin = Vout
•En transistor P se cumple la condición de linealidad Vout > |Vtp|∗demostración por reducción al absurdoSuponiendo que Vout<|Vtp|Como Vout=Vin y |Vtp|=Vtn Vin<Vtn y esto es imposible porque en este caso N estaría cortadoLuego P se encuentra en la zona lineal
s
d
d
s
gnd
Vdd
VoutVin
•¿Vm?Para encontrarlo igualamos las intensidades
Idsn=βn(Vin-Vtn)2
Idsp=βp[(-Vdd-Vtp)(Vout-Vdd)-(Vout-vdd)2/2]Igualando y despejando Vout se obtiene
Vout=-Vtp+[(vdd+Vtp)2-C]1/2 siendo C=K(Vin-Vtn)2 y K=βn/βp [1]Como Vin =Vout se tiene que
Vm=Vt+(Vdd-Vt)[βp/(βp+βn)]1/2
La expresión se puede reordenar de la siguiente manera:
s
d
d
s
gnd
Vdd
VoutVin
βn/βp=Vin-Vtn)2
(Vdd+Vtp)2 -(Vout+Vtp)2
EL INVERSOR PSEUDONMOSestudio de vout =f(vin)
VIN=VDD
N en lineal P saturación
In=βn/2[(Vin-Vtn)Vout-Vout2/2] Ip=βp/2(-Vdd-Vtp)2
Vout=(vdd-Vt)βpβn1-1-
Decisióndel
diseñador
DIFERENCIA ENTRE LOS MÁRGENES DE RUIDO
βn/βp=8 NML=-8.6 y nmh=2.6
Bloque N
INVERSOR PSEUDONMOS DE CARGA SATURADA
Vin
Vbias
VDD> VBIAS=CTE >GND
SE ELIGE PARA QUE LA CARGA ESTE EN SATURACIÓN
VGS-VTP=VBIAS-VDD-VTP>VOUT-VDD
VBIAS-VTP>VOUT
VBIAS-VTP>VDD
VBIAS-(-|VTP|)>VDD VBIAS+|VTP|>VDD
CARACTERÍSTICAS
VOUT=VDD
INVERSOR PSEUDONMOS DE CARGA SATURADA
ALCANZA EL CERO MÁS RÁPIDAMENTE CERO DE MAYOR DUREZA
IS<IL
V D S= C T E
linea lsa tura c ióncorteV T
V G S
ID S
CARGA CON UN NMOS DE ENRIQUECIMIENTO
S
D
D
S
VGS-VT>VDS
CORTE VIN<VTN
SATURACIÓN VIN-VTN<VOUT
LINEAL VIN-VTN>VOUT
EFECTO BODY VTL>VTD
LOAD SIEMPRE SATURACIÓN
VGS=VDD-VOUT
VDS = VDD-VOUT
VGS=VDS
DRIVER
CARGA CON UN NMOS DE ENRIQUECIMIENTO
D
S
VDD
VOUT
VIN=0VGS>VTN
VG-VS>VTNVDD- VOUT>VTN
VDD-VOUT=VTN
VOUT=VDD-VTN
VOUT
5v
0v
VTN
CONDICION DE CONDUCCIÓNEN EL LIMITE
CARGA CON UN NMOS DE ENRIQUECIMIENTO
CONSUMO ELEVADO DE POTENCIA
CK
Vin Vout
MARGENES DE RUIDO MUY MALOS
Inversor con carga PMOS de enriquecimiento
P CONDUCE EN SATURACIÓN
CORTE VIN<VTN
SATURACIÓN VIN-VTN<VOUT
LINEAL VIN-VTN>VOUT
VGS<VTP
VG-VS<VTP
VOUT-VDD<VTP
VOUT=VDD-VTP
VGS-VTP>VDSP
VGSP=VOUT-VDD
VDS=VOUT-VDD
-VTP>0 |VTP|>0
EL DISPOSITIVO N
VIN=0
Inversor De carga NMOS de Empobrecimiento
sd
d
s
s
VGS=VG-VS=VOUT-VOUT=0VDS=VDD-VOUT
VGS> VTN =-|VTN|
CONDUCE SIEMPRE|VTN| < VDD-VOUT EN SATURACIÓN|VTN| >VDD-VOUT EN LINEAL
transistor de carga (Load)
CORTE VIN<VT
SATURACIÓN VIN-VT<VOUT
LINEAL VIN-VT>VOUT
EL DRIVER
Inversor de conexión a logica TTL
Vin
Vout
CMOS
TTL
TTL VIL=0.8 VIH=2V
CMOS VIL=2,3 VIH=3,3EFECTO SUSTRATO
POTENCIAL VTP2>VTP1
LA PUERTA DE TRANSMISIÓN
VoutVin
Dn
DpSn
Sp
CARGA Y DESCARGADE LA CAPACIDAD
TRANSISTOR DE PASO NMOS
SnDnVin Vout
S=Vo
D=VinG
DCBA
G
CLEN T0 CL=0
G=0, VIN = 1,VOUT=0IDS=0 CL=VGND
G=1 Y VIN =1, Vout=0EXISTE ISE CARGA CLVOUT ≈VDD-VT EL DISPOSITIVO SE CORTA
G=0 , VIN=0,VOUT=VDD-VTIDS=0CL CARGADA Y AISLADA
VOUT=VDD-VTN(VDD)
G=1 Y VIN=0,VOUT=VDD-VTNEXISTE IDSCL= VOUT=VGND
B
C
D
A
MAL 1MAL 1
TRANSISTOR DE PASO PMOS
DpSpVin Vout
notG CL
NOTG=0 , VIN=0 ,VOUT=VDD
I FLUYECL SE DESCARGAVOUT =VTP(GND)
NOTG=0, VIN=VDD, VOUT=VGND
I=0
CL=0
NOTG=0 , VIN=VDD, VOUT=0
I FLUYE
CL=VDD
EN T0 CL=0
NOTG=1, VIN=0, VOUT=VDD
I=0
CL=VDD
MAL 0
G=1 N ON, P ONVIN =GND
VOUT=GNDVIN=VDD
VOUT=VDD
VoutVin
Dn
DpSn
Sp
BUEN 1BUEN 1 BUEN 0BUEN 0
G=0 N OFF, P OFFVIN=GND VOUT =ZCL AISLADA
EL INVERSOR TRIESTATE
CK
CL
CK=1 CL=VIN
CK
CKCL
CK=0 , VOUT=Z
, CL SU ULTIMO VALOR
Tecnología BICMOS
recursos bipolares
Parásitos Deliberados
P
N
NNPP
del fenómeno del latch up
BICMOS
LENTOS AL CARGAR CL GRANDES
ELEVADO CONSUMO DIFÍCIL SU INTEGRACIÓN VLSI
CMOS BIPOLARES
VENTAJAS
INCONVENIENTES
BUENOS 0 Y1MÁRGENES DE RUIDO GRANDESBAJO CONSUMO DE POTENCIAALTA DENSIDAD
VENTAJAS
SU GRAN RAPIDEZ
INCONVENIENTES
BICMOSBICMOSBICMOS
Z2
M2C
E
B Q2
VOUT
Vin
11
00Z1
Z2
M2
M1Q1
Q2Vin
INVERSOR BiCMOSPUERTA GENERICA
Z1
C
E
B
N2
Q1
Vin
VOUT =VBE
CUANDO VOUT <VBE(ON) EL TRANSISTOR Q1 SE CORTA
VIN=1
M1 CONDUCE Q1 CONDUCEM2 CORTADO Q2 CORTADO
VB=VDD=CTE, VE=VOUT SE INCREMENTA, CUANDO VBE=VDD-VOUT = VBE(ON) SE CORTAVOUT=VDD-VBE(ON
VIN=0
M2 CONDUCE Q2 CONDUCEM1 CORTADO Q1 CORTADOS
LA CARACTERÍSTICA DE TRANSFERENCIA
VOUT
5v
0v
VBE(ON)
VBE(ON)
CORRIENTES DE LEAKAGE VG= VDD-VBE(ON) VGS=VDD-VBEON-VDD = -VBEON<VT
O EL TRANSISTOR PMOS CONDUCE CUANDO DEBERÍA ESTAR CORTADO
ILEAKAGEVG
VDD-VBE
INVERSOR BICMOS
p1
N1
N3
N2
NPN2
NPN1
VBE(ON
VBE(ON)
VIN
VOUT
P1 CONDUCE EN NPN1 VB=VDD CONDUCEEN N3 VG=VDD N3 CONDUCESI N3 CONDUCE NPN2 CORTADON2 CORTADO PORQUE VIN=0NO EXISTE CAMINO A TIERRAVOUT=VDD-VBE SE CARGA CL
NPN1 CORTADA PORQUE N1 CONDUCEN2 CONDUCE SI SUPONEMOS QUE CL = 1 NPN2 CONDUCEN3 CORTADOCL SE VACÍA A TRAVÉS DE N2 Y NPN2
VOUT=VBEON
VIN=0:VIN=1
INVERSOR BICMOSVdd
P2
p1
N1
N3
N2
NPN2
NPN1Vin
P1 CONDUCE ALIMENTA NPN1 NPN1 PROPORCIONA RAPIDEZ PARA CARGAR CLP2 CONDUCE UN 1 PURO SE ENCARGA DE EVITAR LA DEGENERACIÓN DEL LA SEÑAL.
NPN1 CORTADO PORQUE N1 CONDUCEN2 CONDUCE SUPONIENDO VOUT =VDD
NPN2 CONDUCEN3 CONDUCE EXISTE UN CAMINO A TIERRA VOUT=VGND
VIN=1
VIN=0
TECNOLOGÍA DE PROCESOS MOS
TEMA 6
INTRODUCCION
metaloxidopolisilicio
N+ N+
SUSTRATO P
DIFUSION
SUSTRATO
•EL SI PURO O ES UN SEMICONDUCTOR.
•LA CONDUCTIVIDAD SE PUEDE VARIAR AÑADIENDO IMPUREZAS
•LAS IMPUREZAS PUEDEN SER ELECTRONES Y HUECOS∗SILICIO DOPADO CON E- :TIPO N∗SILICIO DOPADO CON H+: TIPO P
•FUERTEMENTE DOPADO SE REPRESENTA N+; P+
•UNIÓN ES LA REGIÓN EN LA QUE EL SILICIO CAMBIA DE TIPO P A TIPO N.
FABRICACIÓN DE LA OBLEAMétodo de Czochralski
75-223mm
1 mm
T= 1425ºC
GASES NOBLES
OXIDACIÓN
AISLANTESIO2
LA ATMÓSFERA CONTIENE OXIGENO PUROTEMPERATURA: 1200ºC
EL PROCESO ES MAS LENTO
LA ATMÓSFERA DE VAPOR DE AGUATEMPERATURA : 900-1000ºC
PROCESO ES RÁPIDO
CONSUME SILICIO
OXIDOSi02
OXIDOSi02
SILICIO
OXIDACIÓN SECA: OXIDACIÓN HÚMEDA:
EPITAXIS
MODIFICACIÓN DE LA CONCENTRACIÓN DE PORTADORES
CRECIMIENTO DE UNA PELÍCULA DE CRISTAL SENCILLO SOBRE LA SUPERFICIE DE SILICIO
T ELEVADAST ELEVADAS
FUENTE DOPANTE
CRECIMIENTO CONTROLADO DE LAYER DE SILICIO PUROCONCENTRACIÓN DE DOPANTES EXACTA DISTRIBUIDA HOMOGÉNEAMENTE
DEPOSICIÓN
MODIFICACIÓN DE LA CONCENTRACIÓN DE PORTADORES
Temperatura Tiempo
IMPLANTACIÓN
MODIFICACIÓN DE LA CONCENTRACIÓN DE PORTADORES
Energía de los portadoresTiempo de actuación
DIFUSION
MODIFICACIÓN DE LA CONCENTRACIÓN DE PORTADORES
Temperatura Tiempo
Fabricación del área activa. Aguafuerte
sustrato
fotoresistenteoxido
sustrato
fotoresistenteoxido
Luz ultravioleta
sustratooxido
sustrato
Lugar donde se fabrica un transistor
inerte al ácido.
disolvente orgánicos
sustratopolimeriza
Se elimuina con acido
polimeriza
disolvente orgánicos la difracción limita las anchuras 0.8nm.
POLISILICIO
•Un silicio compuesto de mas de una forma cristalina•Se usa para fabricar las puertas en los circuitos integrados •Es el layer que lleva la señal de control.
self-aligned•Se utilizan como mascara para fabricar las zonas de difusión•Definición muy precisa. •Mínimo solapamiento entre la puerta y la fuente del drenador•Mejora mucho los rendimientos del circuito.
FABRICACIÓN TRANSISTOR MOS
sustrato
OXIDO FINO
CREAR LA PUERTA
OXIDO GRUESO
AISLAR TRANSISTORES
sustrato
sustrato
N+ N+
N+ N+
N+ N+
AUTO ALINEADOAUTO ALINEADO
TRANSISTORES MOS PARASITOSCANAL STOP
N+N+ N+N+
++++++++++++++++++++++++++++++
Sustrato P Canal-stop
TECNOLOGÍA CMOS DE POZO NFABRICACIÓN DEL POZO
Implantación iónica:Pozos poco profundos, Bien definidos, Compatible con dimensiones mas finas.
Deposición y difusión:Pozos mas profundosPropagación lateral.
Sustrato PPOZO N
TECNOLOGÍA CMOS DE POZO N
GENERACIÓN ZONAS ACTIVAS
Sustrato PPOZO N
GENERACIÓN DEL CANAL STOP
Sustrato PPOZO N
BORO
P+P+P+
CRECIMIENTO DEL OXIDO
Sustrato PPOZO N
TECNOLOGÍA CMOS POZO NVariación del VTP
Sustrato PPOZO N
VTN=VTPCARACTERÍSTICA DE TRANSFERENCIA SIMETRICA
VTN= 0.5-0.7 VVTP= -1.5-2.0 V.
VT = VTMOS + VFB
VFB = -|ΦMS| + |QFC|/COX
QFC
TECNOLOGÍA CMOS POZO NZONAS DE POLISILICIO(PUERTAS)
Sustrato P
POZO N
el proceso de aguafuerte
TECNOLOGÍA CMOS POZO Nzonas de difusión N+
Sustrato P
ARSENICO
POZO NN+N+ N+
Contactoohmico
Difusión N
ELECTRÓN CALIENTE
Lightly Doped Drain
TECNOLOGÍA CMOS POZO Nzonas de difusión N+ LDD Lightly Doped Drain
N-N-
N-
N+N+N-
N-
N+N+N-
TECNOLOGÍA CMOS POZO Nzonas de difusión P+
Sustrato P
BORO
POZO N
P+ P+N+N+P+ N+
CONTACTOOHMICO DIFUSIÓN P
TECNOLOGÍA CMOS POZO NMETALIZACIÓN
Sustrato P
POZO N
P+P+N+N+
Sustrato P
POZO N
P+P+N+N+
Sustrato P
POZO N
P+P+N+N+
TECNOLOGÍA CMOS POZO NMETALIZACIÓN
Sustrato PPOZO N
P+P+P+N+N+ N+
Vout VddVgnd
P+N+P+ N+ P+ N+
PROCESO TWIN TUB
Pozo NPozo P
Sustrato P
Layer epitaxial
P+P+N+N+
Optimizar por separado los transistores N y P
•Se hace crecer un layer de epitaxial, ∗Conocido como EPI,∗ Protección Latch-Up.
SILICIO SOBRE AISLANTE
zafiro
N+N+
zafiro
N+P+
BORO
zafiro
N+P+
zafiro
N+N+P+N+
Fósforo o arsenico (N)
zafiroN+N+ P+
Boro (P)
P+P+ N+
zafiro
N+N+ P+ P+P+ N+
SILICIO SOBRE AISLANTE
DEBIDO A LA AUSENCIA DE POZOS LAS ESTRUCTURAS SON MUY DENSASBAJAS CAPACIDADES DEL SUSTRATO, CIRCUITOS RÁPIDOSNO EXISTE LATCH-UP, SE AÍSLAN LOS TRANSISTORES DEL SUSTRATONO EXISTE EFECTO CUERPO PORQUE NO HAY CORRIENTES EN EL SUSTRATOAUMENTO DE LA TOLERANCIA A FALLOS
•LA AUSENCIA DE CONTACTOS OHMICOS HACE EL CIRCUITO DE DIFÍCIL PROTECCIÓN•LA REDUCCIÓN DE LA CAPACIDAD TOTAL ES MENOR DE LO QUE CABRÍA ESPERAR•LA DENSIDAD NO ES IMPORTANTE,
•ACTUALMENTE LA DENSIDAD DEPENDE DE LOS LAYERS METÁLICOS•EL SUSTRATO DE ZAFIRO ENCARECE EL PRODUCTO
MEJORAS EN LOS PROCESOS CMOS
MEJORAS
RUTABILIDAD
METAL POLISILICIO
CAPACIDADES RESISTENCIAS
LINEAS DE METAL
Facilita el rutado automáticoMejora la distribución de Vdd, gnd y ckAhorra area, caminos mas cortos menor retardoDiferentes metales implica diferentes nivelesDiferentes niveles implican mas hilos en el mismo área
áreaárea
sección
Planta
Líneas de metal
•El metal 1∗Se utiliza siempre para contacto con las capas inferiores.
⇒polisilicio⇒Difusiones.
•El metal2∗se conecta con polisilicio y difusiones a través del metal1∗En este caso debe existir distancia mínima entre ambos contactos∗Hago llegar el Vdd a la difusión a través del metal∗Efectos:
⇒El metal usado es el aluminio
Lineas de metal-viasoxido
Metal 1
Metal 2
planta
sección
via
polisilicio
CONEXIÓN DE METAL 2 CON EL POLISILICIO O LA DIFUSIÓN, MEDIANTE META.- UN ELEVADO CONSUMO DE ÁREA
Layer de polisilicioDADA SU ALTA RESISTENCIA, NO SE USA PARA LÍNEAS LARGAS.
SilicideSilicio + tantalioR= 1-5 ohmio/square
NN
∗Polycidebocadillo: silice-polisilicio.
NN
Salicide. (Self Aligned Silicide )
NN
RESISTENCIASEl polisilicio sin dopar tiene una resistencia elevada.Se puede usar para construir resistencias.
palabra
notbit bit
CAPACITORES
Bit in/out
Dir celda
diseño de memorias dinámicas Alta capacidad en el mínimo espacioDiseño en tres dimensiones,
La estructura más habitual es el capacitor de trinchera
ROMS ALTERABLES ELÉCTRICAMENTE
Tunel de oxido (10nm)
Puerta flotante
Puerta de control
Tunel Fowler-NordheimElectrón caliente
Puerta de controldir
Bit in/out
dirBit in/out
-----------------------------------
LATCH-UP
LATCH-UP
P NPN NP
Pozo N
sustratoRs
Rwell
P NPN NP
huecosPozo N
electrones
Sustrato P
Sustrato P
CORTOCIRCUITO ENTRE VDD Y VSS
DEBIDO A LA APARICIÓN DE TRANSISTORES BIPOLARES PARÁSITOSRESISTENCIAS DE POZO Y SUSTRATO
DIFICULTADES PARA ALCANZAR EL 0
LATCH-UP
Rw
RsIe
Ie
Ic Ib
b
b
e
cc
e
Ic
Ib
IC1 SUBE VC1 BAJA VB2 BAJA PNP COMIENZA A CONDUCIR
IC2 SUBE IB2 SUBE VB1 SUBE IC1 SUBE.
REALIMENTACIÓN:COLECTOR NPN= BASE PNP
BASE NPN =COLECTOR PNP
NPNVBE <0.65; CORTEVBE >0.65; ACTIVAVBE>= 0.75; SATURACIÓN Y VBE>VCE
PNPVBE > -0.65; CORTEVBE <-0.65; ACTIVA
CARACTERISTICA VI
-1
I
TRIGGERPOINT
HOLDING
VNE FINAL=4V Y LA I UN VALOR ELEVADO
INICIALMENTE INPN=0 Y VB=VSS=0
PARA QUE CONDUZCA:VBE > 0.65 VBE- VE = -VE > 0.65 VE= -0.65.
FIJA FUENTE DEL DISPOSITIVO A 4V EN LUGAR DE 0;
SI VENPN =-0.65 (DISMINUYE) -->CONDUCE NPN
EMPIEZA A CONDUCIR PNP --> REALIMENTACIÓN
NO CARGA BIEN EL 0
DISPARO DE LATCH-UP
V>VDD, V<GNDCORRIENTES QUE SOBREPASAN LAS CONDICIONES NORMALES DE TRABAJO
LOS PULSOS DE RADIACIÓN (PARTÍCULAS α)
INTERNOS
VOLTAJES EN TRANSITORIOSCORRIENTESEN TRANSITORIOS
EXTERNOS
DISPARO LATERAL
P NPN NP
Pozo N
sustratoRs
Rwell
EL PUNTO DE DISPARO DE PNP ES:
INPN = VPNPON / αNPN RWELLDONDE:
VPNP = 0.65V. VOLTAJE UMBRAL DEL DISPOSITIVO PNP
αNPN= GANANCIA EN BASE COMÚN DEL TRANSISTOR NPN.RWELL = CTECOMO V=IR CUANTO MAYOR SEA RWELL
MENOR DEBE SER LA I NPN PARA QUE SE ALCANCE EL PUNTO DE DISPARO
I FLUYE A TRAVÉS DEL EMISOR NPN
MODIFICA V BPNP -COMIENCE A CONDUCIR EL PNP
DISPARO VERTICAL
APARECE I PNP. MODIFICA VBPNP Y EMPIEZA A CONDUCIR EL NPN
IPNP = VNPNON / αPNP RSUSTRATOPARA I PEQUEÑAS Y R GRANDES SE ALCANZA V CON FACILIDAD.
P NPN NP
Pozo N
sustrato
Vout
Rs
Rwell
VBEPNP = VB-VE = VDD-VESUPONGAMOS VE=VDD+0.2VBE= -0.7SE DISPARA EL LATCH-UP.
PREVENCIÓN DEL LATCH-UP
MEJORA DISEÑO.
I IV
RPNP SUSTRATO
BE
sustrato
NPN
= =•β
I IV
RNPN WELL
BE
WELL
PNP
= =•β
POTENCIAL MÍNIMO DE LATCH-UPCONSTANTE
MEJORA FABRICACIÓN.
PREVENCIÓN DEL LATCH-UPPROCESO DE FABRICACIÓN
BUEN FUNCIONAMIENTO DELOS DISPOSITIVOS.
SUSTRATO
CAPA EPITAXIAL
β RESISTENCIA EVITA LA REALIMENTACIÓN
RESISTENCIA
POZOS RETROGRADOSPOZOS RETROGRADOS
PREVENCIÓN DEL LATCH-UPMEJORAS EN EL DISEÑO
•CADA POZO SU CONTACTO •LOS CONTACTO UNIDO A METAL DIRECTAMENTE•CONTACTOS TAN CERCA COMO SEA POSIBLE DE LA FUENTE DE ALIMENTACIÓN.
REGLA CONSERVATIVAREGLA CONSERVATIVA
REGLA AGRESIVA5-10 TRANSISTORES,
25-100N
EL USO DE CONTACTOS OHMICOS
Reglas de diseño
son el punto de conexión entre el diseñador de C.I. y el ingeniero de procesos durante la fase de fabricación.objetivo :obtener un circuito con un rendimiento de producción optimo en un área lo menor posible sin comprometer la fiabilidad del circuito.Representan el mejor compromiso entre:
-Rentabilidad de la fabricación-Performance del circuito
Las reglas mas conservadoras nos llevan a circuitos que funcionan mejor pero mas lentos y que ocupan mayor área.Las reglas mas agresivas tienen mayor probabilidad de generar mejoras en el rendimiento, pero estas mejoras pueden dañar la rentabilidad.
Reglas de diseño
especifican al diseñador ligaduras geométricas y topológicas que deben cumplir los patrones utilizados en el proceso de fabricación.Estas ligaduras no son leyes rígidas que se deban cumplir inexorablemente para que los circuitos funcionen correctamente, son recomendaciones del fabricante que aseguran una alta probabilidad de una fabricación correcta. Se pueden encontrar diseños que violan las reglas y viceversa.
Reglas de diseño
Existen dos conjuntos bien diferenciados de reglas de diseño:Anchura mínima de las líneasDistancia entre layers
Una anchura demasiado pequeña lleva consigo una discontinuidad en las líneas lo que puede provocar cortocircuitos.Si los layers están demasiado cercanos se pueden fundir o interactuar el uno con el otro, cortocircuito entre dos nodos de circuitos diferentes
Reglas de diseño
Hay dos aproximaciones para describir las reglas de diseño:-Reglas “micron”-Reglas basadas en lambda l.
Las reglas micron dan las anchuras y distancias entre layers en micras m. La forma en que se trabaja en la industria.
Reglas de diseño
Lambda• Es un factor de corrección.
• Fue introducido por Mead-Conway.
• En teoría permite trabajar con diseños independientemente del avance tecnológico.
• Un diseño que utilizase reglas lambda en su descripción serviría para diferentes tecnologías:
• Las reglas lambda se han utilizado con éxito en diseños: 4-1.5 μ.
• No dan buenos resultados para distancias inferiores a las micras.
• En definitiva estas reglas permiten un cierto estado de escalamiento entre procesos diferentes, en este caso seria suficiente reducir el valor de Lambda.
• La experiencia demuestra que las disminuciones no son uniformes.
Reglas de diseño
El proceso de fabricación de un dispositivo cMOS es muy complejo y necesita muchos niveles de mascaras.
Si el diseño tuviera que describir todas las mascaras este se haría engorroso y pesado.
Generalmente se hace una abstracción del diseño y solo se utilizan las mascaras estrictamente necesarias.
Los elementos que se utilizan para describir un diseño cMOS son:» Dos sustratos (P Y N) (no es un pozo).
» Regiones difusión N y P.
» La puerta del transistor.
» Los Paths de conexión.
» Los contactos entre layers.
La forma de representar estos layers:» Diferentes colores.
» Diferentes tipos de bordes.
» Diferentes rellenos o fondos.
Reglas de diseño
Pozo Nr101. Tamaño mínimo:12λr102. Espacio entre dos pozos :12λ
Reglas de diseñodifusión
r201. Tamaño mínimo 4λr202. Espacio mínimo 4λr203.Pozo extra tras la difusión:6λr204. Distancia de un pozo y la difusión:6λ
Reglas de diseño
Polisilicio.r301, r302, r303. Tamaño mínimo 2 λr304. Distancia entre dos polisilicios 3λR305. Distancia entre poli y difusión 2λR306.difusión despues de poli 4λR307. Extensión depoli despues de difusión 2λ
Reglas de diseño
Contactos.R401: anchura de contacto :2λR404: entre dos contactos:3λR403 extrametal sobre contacto 2λR404: extra poli sobre contacto 2λR405 extra diff sobre contacto 2λ
Reglas de diseño
Metal 1R501: Tamaño mínimo 3λr502: Distancia mínima 3 λ
Reglas de diseño
via entre m1 y m2r601: anchura de la via: 3λr602 distancia entre dos vias 3λr603 distancia entre via y contacto 3λr604 extra metal over via: 2λr605: extrametal 2over via
Reglas de diseño
metal2 :r701 anchura 5λr702 distancia entre dos metales 2:5λ
Técnicas de diseñodos técnicas de layout:la de Weinberger y la de celdas estándar.Weinberger las líneas de entrada y salida de datos se rutan en metal y
en paralelo con la alimentación y en perpendicular a las áreas de difusión. Esta técnica es particularmente efectiva para los caminos de datos bit-sliced.
Técnicas de diseño de celdas estandarLas señales se rutan en polisilicio perpendiculares a las líneas de alimentación.
layout de gran densidad.Las interconexiones entre celdas se hacen a través de canales de rutado. alto grado de automatización
CELDA14
CELDA13
CELDA12
CELDA11
CELDA10
CELDA9
CELDA8
CELDA7
CELDA6
CELDA5
CELDA4
CELDA3
CELDA2
CELDA1GND
GND
GND
PWR
PWR
PWR
Técnicas de diseño de celdas estandar
los transistores se implementen en una fila continua de dispositivos Con esta estrategia se necesita una única banda de difusión. Este objetivo no siempre se puede alcanzar, pero se pueden obtener muy buenos resultados si se analizan el orden en que las señales de entrada llegan al layout..
Técnica del grafo lógico.
•los vértices corresponden a los nodos del circuito •Las aristas del grafo son los transistores que unen los nodos.
•A estas aristas se les da el nombre de la señal que lo controla. •El grafo lógico puede ser del árbol nmos o del árbol pmos.
CAMINO DE EULER•El que recorre todas las aristas del grafo sin repetir ninguna de ellas•El orden en que se recorren las aristas es en el que deben llegar las entradas.•Como existe un grafo para el árbol PMOS y otro para el árbol nmos, puede que se obtengan dos ordenes de entradas diferentes. •Cuando el orden de las entradas es el mismo para los dos grafos se dice que los caminos de Euler son consistentes. Este es el caso óptimo para optimizar el layout.
a
bc
ba
c
x
y
gnd
vdd
j
b a
gnd
x
x vdd
c
i
j
{a,b,c} es un camino de datos consistente que fija el mejor orden de llegada de las señales al layout
estrategias para implementar los módulos bit-slice
Las necesidades de rendimiento afectan a la manera final en que la estructura del circuito se vuelca sobre el silicio.
Hay que tener gran cuidado en minimizar las capacidades parásitas de los caminos críticos .
El primer objetivo es conservar la estructura del diseño minimizando la longitud de los hilos. Esto explica el porque el diseño del camino de datos todavía es manual, sobre todo en microprocesadores de alto rendimiento, mientras el diseño de otras unidades como la de control es automática.
Afortunadamente la regularidad de las estructuras del camino de datos simplifica la tarea del diseñador, aplicando técnicas de bit-slice.
estrategias para implementar los módulos bit-slice
pozo
Líneas de control Metal 1
VDD
GND
Líneas de señal
Metal 2
la primera aproximación •los pozos se orientan horizontalmente y se comparten entre slices vecinos.•La línea Vdd también se comparte entre slice vecinos. •Esto obliga a colocar los slices pares e impares tomando como eje la línea de alimentación
estrategias para implementar los módulos bit-slice
VDD
GND
GND
VDD
GND
GND
estrategias para implementar los módulos bit-slice
GND
M1
GND
M1
vdD
M1
Pozo n
Control
Metal1
Hilos de señal
Metal2
segunda estrategia, •el pozo y las líneas de alimentación corren de arriba abajo y pueden compartirse entre celdas vecinas del mismo slace. •Esta aproximación es mejor para el diseño manual.
estrategias para implementar los módulos bit-slice
GND
M1GND
M1
vdD
M1
Pozo n
GND
M1GND
M1
vdD
M1
Pozo n
estrategias para implementar los módulos bit-slice
Algunas características de este tipo de layout se pueden ver a continuación:Las líneas globales de alimentación se rutan en la parte superior e inferior del diseño en metal 2(horizontalmente) mientras que se distribuyen en vertical en metal 1Los canales de rutado verticales se proporcionan para capacitar las conexiones entre celdasvecinas, esto impide que estas celdas compartan pozo. De hecho el layaout clásico explicado solose encuentra en la actualidad en celdas de tipo sumador donde la profundidad de la lógicarequiere puertas en cascada. En estos caso las líneas de alimentación y los pozos si se compartenentre celdas vecinas.La aproximación de datapath bite-slice usa un paradigma de ubicación lineal. Esto es todas lasceldas son ubicadas en un único eje. Debido a esto algunas conexiones deben atravesar entreceldas no vecinas. Para intentar que no crezca en exceso la longitud del hilo y por lo tanto sucapacidad asociada, feedthroughs son usadas . Estas son areas entre celdas no usadas
CARACTERIZACIÓN DE CIRCUITOS
TEMA 7
ESTIMACIÓN DE RESISTENCIASRESISTENCIA DE UNA PLANCHA DE METAL
T
L
WR
L
TW
=
••
ρ
ρ = RESISTIVIDAD
RR L
WS
=•
L R W
R
METAL1 Y METAL 2 0.07 /SQUAREMETAL3 0.04 /SQUARE
ESTIMACIÓN DE RESISTENCIASRESISTENCIA DE DIFUSIONES Y POLISILICIOS
•Las resistividades muy influidas por∗La densidad de concentración de impurezas ∗mezclas de materiales
•Valores típicos∗Polisilicio 20 Ohmios/square∗Silicide 3 ohmios/square∗Difusión 25 ohmios/square∗Pozo N 2Kohmios/square
ESTIMACIÓN DE RESISTENCIASRESISTENCIA CANAL MOS
RCK LW
KC V VOX GS T
=
=−
•
( )1
μ
1-30 kΩ/square
RESISTENCIA DE REGIONES NO RECTANGULARES
RT = ∑ RP
L L
L
R=2L/(L+2W1)R=4L/(L+4W1)
W1
W2W2
W1
R=L/WR=L/W
WW
L
ESTIMACIÓN DE CAPACIDADES
CAPACIDAD DE PUERTA G=f(FAN-OUT)
CAPACIDAD DE LAS DIFUSIONES
CAPACIDAD DE HILO
CARACTERÍSTICAS DEL CAPACITOR MOS
ACUMULACIÓN VG<0DEPLEXIÓN VG≈0INVERSIÓN VG>0
ES UN TRANSISTOR MOS SIN FUENTE NI DRENADOR
SILICIO
POLISILICIOOxido
Vg
CARACTERÍSTICAS DEL CAPACITOR MOSACUMULACIÓN
++++++++++++++++++++++++++++++++++++
- - - ---- - - - - - - -- - - - - - - - - - - - -- --------- - - - - - - -oxidoC0
Vg<0
TOX
εsio2 ε0 AC0=
PERMISIVIDAD DEL VACÍO
área del capacitorárea del capacitor
CONSTANTE DIELÉCTRICA DEL OXIDO(PERMISIVIDAD RELATIVA
CONSTANTE DIELÉCTRICA DEL OXIDO(PERMISIVIDAD RELATIVA
++++++++++++++++++++++++++++++++++++
-----------------------------++++++++++++++++++
polisilicio
deplexion
oxidoCdepl
C0
Vg≈0(>)
vb
CARACTERÍSTICAS DEL CAPACITOR MOSDEPLEXIÓN
•CAPACIDAD PLANO-PARALELA•DOS DIELÉCTRICOS DIFERENTES EN SU INTERIOR:
∗EL OXIDO ∗EL SEMICONDUCTOR NEUTRO
C
AD
DEP
SI
=ε ε0 • •
1 1 10C C CGB DEP
= +
CC CC C
GBDEP
DEP=
+0
0
•
CARACTERÍSTICAS DEL CAPACITOR MOSinversión
++++++++++++++++++++++++++++++++++++
polisilicio
deplexion
--------------------------------------------------------------
oxido
CDEPl
C0
Vg>>0
VB
>100hz
CA
TGB
SIO
OX=ε ε2 0• •
CC CC C
CminGBDEP
DEP=
+=
0
0
•
FRECUENCIASBAJAS
FRECUENCIASALTAS
C/C0
Vg
CGS
SUSTRATO
D
CDBCSB
CGDCGB
S
POLISILICIO
OXIDO
CANAL
DEPLEXIONCDB
CGD
S
G
B
CGBCSB
CGS
D
CAPACIDAD DE LOS DISPOSITIVOS MOSCAPACIDAD DE PUERTA
CG=CGS+CGD+CGB
CAPACIDAD DE LOS DISPOSITIVOS MOSCAPACIDAD DE PUERTA
NO EXISTE CANAL LUEGO CGS=CGD=0
C CA
TG GB
SIO
OX= =
ε ε2 0• •
PARA ALTAS FRECUENCIAS CGB≈0
NO SATURADO VGS-VT>VDS
2TOX
ε0εSIO2ACGD=CGS=
CG=CGD+CGS=TOX
ε0εSIO2A
CORTADO VGS<VT
CGD=0 CGB=0
2ε0εSIO2ACG=CGS= 3TOX
SATURACIÓN VGS-VT>VDS
ε0·εSIO2ACG=
TOX
CAPACIDAD DE DIFUSIÓN
ba
h
CAPACIDAD DE LONGITUD
CDIFUSION=CJA·(AB)+ CJP·(2A+2B)
b
a
h
Cjp
Cja
CAPACIDAD DE BASE
CAPACIDAD DE DIFUSIÓN
CJP Y CJA SE VE MODIFICADA POR EL CANALY LA ZONA DE DEPLEXIÓN
VJ#0
VJ=0
VJ
CJOi = CJi
-m) VB
CJi=CJOi (1-POTENCIAL EN LA UNIÓNPOTENCIAL EN LA UNIÓN
POTENCIAL BUILT-IN=0,6
POTENCIAL BUILT-IN=0,6
CAPACIDAD DE CONEXIONADO
HILO IDEAL HILO REAL
EFECTO DE LOS AVANCES TECNOLÓGICOS
RETARDO HILOSTECNOLOGÍA
RETARDO DE PUERTAS
AREA
CAPACIDAD DE CONEXIONADOPRIMERA APROXIMACIÓN
VALORES TÍPICOS: FF/μM2
METAL1- SUSTRATO 0.031METAL2-SUSTRATO 0.015METAL3 -SUSTRATO 0.010
WL
T
CAPACITOR PLANO PARALELO.C=εOXWL/TOX
PERMISIVIDAD DEL AISLANTEPERMISIVIDAD DEL AISLANTE
CAMPOS LATERALES
aumenta el área efectiva del condensador
W-T/2
TT/2
H
W ES LA ANCHURA DEL CONDUCTORH GROSOR DEL AISLANTET GROSOR DEL CONDUCTORε PERMISIVIDAD
CAMPOS LATERALES
CW
T
HLN
HT
HT
HT
=−
+
+ + +⎡⎣⎢
⎤⎦⎥
⎧⎨⎪
⎩⎪
⎫⎬⎪
⎭⎪
⎡
⎣
⎢⎢⎢⎢⎢
⎤
⎦
⎥⎥⎥⎥⎥
επ2 2
12 2 2
2
ESTA FÓRMULA SOLO TIENE VALIDEZ PARA LOS VALORES W≥T/2, T≈H
C=εL[(w/h)+0,77+1.06(w/h)0.25+1.06(t/h)0.5 ]
CL>CPLANO PARALELA
CL NO ES LINEAL CON W
CL INCREMENTAR LA CAPACIDAD TOTAL UN FACTOR ENTRE 1.5 Y 3 PARA LÍNEAS DE ANCHURA (W/H <1.5)
LAS RESISTENCIAS DISTRIBUIDASLA CAPACITANCIA DISTRIBUIDA DEL HILO LA CAPACIDAD DE ENTRADA DEL RECEIVERLA RESISTENCIA DE SALIDA DEL DRIVER
RETARDO RC EN LA PROPAGACIÓN DE LA SEÑAL
LUMPEDDISTRIBUIDO
MODELOS
LAYERS DE ELEVADA RESISTENCIA COMO PUEDE SER EL POLISILICIO, LAYERS POCA RESISTENCIA PERO MUY LARGOS
DEPENDENCIAS
CUANDO
RETARDO RC EN LA PROPAGACIÓN DE LA SEÑALMODELO LUMPED
∗Una primera aproximación∗Reúne en una resistencia toda la resistencia distribuida del hilo ∗Reúne en una sola capacidad toda la capacidad distribuida en el hilo∗Aproximación pesimista e inexacta para hilos largos∗El valor de su constante de tiempo τ = RTCT
siendo RT=r·L y CT=c·Lluego RC=τ =rcL2
siendo r la resistencia por unidad de longitud c la capacidad por unidad de longitud
RETARDO RC EN LA PROPAGACIÓN DE LA SEÑALMODELO DISTRIBUIDO
RIjIj-1
Vj+1VjVj-1
C
R
C
R
C
R
C
R
CIj+1
I j
C
I j-1
Vj
RETARDO RC EN LA PROPAGACIÓN DE LA SEÑALMODELO DISTRIBUIDO
C dVdt
I IJ
J J•
= −− 1
=R
(Vj - Vj+1)RdV
Ij= =dtC·dVj
RdV)d(
C=c·l y R=r·l
dVJ )rdx
()=cdx( dtdVJ d2VJdVJ )dx2 (=dt
cr
C=c·dx y R=r·dx
C dVdt
dIJ•=
NO TIENESOLUCIÓN EXACTA
NO TIENESOLUCIÓN EXACTA
RETARDO RC EN LA PROPAGACIÓN DE LA SEÑALMODELO DISTRIBUIDO
t=rc(ΔL)2 )( N(N+1)2
N=L/ΔLN ∞
RC=t=rcL2
2
Rango de voltaje RC lumped RC distribuido0 50% (tp) 0.69RC 0.38RC0 63%(ι) RC 0.5RC
10% 90%(tr) 2.2RC 0.9RC
REDUCCIÓN DE LOS RETARDOS RCR
C
R
C
R
C
Vj-1R
C
TP=0.38·rc·L2
∂Tp/∂M=0
M=L(0.38rc/tbuffer)1/2
TP rcLM
M M TBUFFER=⎡⎣⎢
⎤⎦⎥
+ −0 38 12
. • • ( ) •
¿CUANTOS BUFFERS SE DEBEN METER?
CUANDO TENER EN CUENTA LA LONGITUD DEL HILO
PARA HILOS CORTOS PODEMOS IGNORAR EL RCEN ESTE CASO LOS HILOS SE TRATAN COMO CAPACIDADES DE CARGATHILO<TPUERTACOMO THILO=r·c··L2/2
LTrcPUERTA
<2 •
REDUCCIÓN DE RETARDOS EN LA LÍNEA DE RELOJ
Solución errónea
L
CK
CK
T3
T2
T1 L/2
CARACTERÍSTICAS DE COMUTACIÓN
Tr
TdrTdf
Tf
0.1Vdd
Vout
T
T
Vin
0.9Vdd
MODELO ANALÍTICO DE RETARDOTIEMPOS DE BAJADA- CUALITATIVO
CL N2N1
P2P1Vin
EN T0
CL=VDD
CL=VDD
VDD-VT>VOUT
NO SATURACIÓN
VIN=VG=5V y VOUT=VDD PORQUE CL CARGADALUEGO VGS-VT<VDS VDD-VT<VDDEN ESTA FASE FLUJO DE INTENSIDAD MÁXIMO
SATURACIÓNVGS=CTEVDS DISMINUYENDO
MODELO ANALÍTICO DE RETARDOTIEMPOS DE BAJADA- CUANTITATIVO
TF= TFS +TFL
TFS= 90% VDD ⇒ VDD-VTN TFL=VDD- VTN ⇒ 10%VDDFRONTERA= VDD-VTN=VOUT
TFS TFL
90% VDD
VDD-VTN
10%VDD
MODELO ANALÍTICO DE RETARDOTIEMPOS DE BAJADA- CUANTITATIVO
Vout(t)Ic
Ids CL
IV V
DSN DD TN
SAT =−β • ( )2
2C
dVdt
ILOUT
DSSAT+
CdV
dtV V
LOUT N DD TN
+−
=β ( )2
20
βN(Vdd-VTN)2
2CL(VTN-0.1Vdd)dVout =TFS=
2CL
βN(Vdd-VTN)2
Vdd-VTN
0.9Vdd
∫
MODELO ANALÍTICO DE RETARDOTIEMPOS DE BAJADA- CUANTITATIVO
RN
Vout(t)Ic
Ids CL
CdVout
dtIL DSLIN+ = 0 I V V Vout
VoutDS
NDD TNLIN = − −
⎡⎣⎢
⎤⎦⎥
β2
22
( ) •
CL )(LnVdd
19Vdd-20VTN
βN(Vdd-VTN)
TC
V VdV
VV V
VFL
L
N DD TN
OUT
OUT
DDOUTV
V V
TN
DD
DD TN
=−
−−
⎡
⎣
⎢⎢⎢⎢
⎤
⎦
⎥⎥⎥⎥
−
∫β ( )( )
.2
20 1
MODELO ANALÍTICO DE RETARDOTIEMPOS DE BAJADA- CUANTITATIVO
TF≈KCL
βNVdd
DONDE K PUEDE VALER ENTRE 3 Y 4 PARA VALORES DEL VDD ENTRE 3 Y 5 V Y VTN ENTRE 0.5 Y 1V
CL
TF
Vdd
β
TF TF
MODELO ANALÍTICO DE RETARDOTIEMPOS DE SUBIDA
TR≈KCL
βPVdd
SI SE QUIERE TF=TR
βN=βP
WP=2-3WN
PARA N Y P DE IDÉNTICOSβN=2βP PORQUE μN>μP
TF=TR/2
βN(VDD -VTN)2
CLVDDTDF≈
βNVDD
CL VTN<<VDTDR≈
TIEMPO DE RETARDO
βP(VDD -VTP)2
CLVDDTDR≈
βPVDD
CL VTP<<VDDTDR≈
βp )1(TD≈ +CL
2Vdd βN
1
INVERSOR EQUIVALENTE
RAMA EN SERIE
1/βNEQ= 1/βN1 + … + 1/βN3
RAMAS EN PARALELO
SE ESCOGE LA RAMA QUE CON MENOR GANANCIA
RAMAS MIXTAS
SE BUSCAN LA GANANCIA EQUIVALENTE DE CADA RAMAS HASTA REDUCIRLA A UNA
CIRCUITOS DE FAN-OUT ELEVADO
CG<<<CL
ELEVADOS TIEMPOS DE CARGA
INSERTAR BUFFERS DE CARGA
R
Td=RmCm R∝ L/WC∝LW
TD=L2
TD ES UNA CONSTANTE PARA TODOS LOS INVERSORES CON LA MISMALONGITUD DE CANAL, INDEPENDIENTEMENTE DE LA ANCHURA
RETARDO PROMEDIO DE UN INVERSOR DE TAMAÑO MÍNIMO
Ci+1M+1=3
CiI=1
T=TDΣ
CG
CLCG<<CL1:g
21:g1:1
4:g24:g4:1 R1
C1=CG
R2
C2
R3
C3CL
T=R1C2+R2C3+R3CL T=Σ Ri·Ci+1I=1
M+1=3RiCi =Td
Ri=Td/Ci
Ci+1=g·Ci C2=g·C1
C3=g·C2=g2·C1C4=g·C3=g3·C1 g=(CL/CG)1/(M+1)
CL=gM+1CgT=Td(M+1)g
OPTIMIZACIÓN DEL RETARDO
T=Td(M+1)gCL
CG )
·gLng
Ln(T=Td·
MÍNIMOT=F(g) dT/dg=0 g=e
T=e·Td·Ln(CL/CG)
M+1=Ln(CL/CG)
DISIPACIÓN DE POTENCIAPOTENCIA ESTÁTICA
NP
V2V1
3
5421
Vout
NNP NPP
D1=VSS-VSS CORTADOD2=0-5 INVERSAD3=0-5 INVERSAD4=5-5 CORTADOD6=5-5 CORTADO
VIN=0
D1=0-0 CORTADOD2=0-0 CORTADOD3=0-5 INVERSAD4=0-5 INVERSAD5=5-5 CORTADO
VIN=5
Idiodo=IS(eqv/kt-1) (1/eqv/kt)-1≈-1
ID=-IS PS= N·IS·Vdd
POTENCIA DINAMICADEBIDA A LAS CAPACIDADES
In(t)·Vout·dt +∫Tp
Tp/2
Tp/2
0Tp1Pd Ip(t)·(Vdd-Vout)·dt∫Tp
1
TpVin(t)
in(t)= CL·dVout/dtip(t)=CL·d(Vdd-Vout)
Vout·dVout +∫0
Vdd
Vdd
0TpCLPd (Vdd-Vout)·d(Vdd-Vout)∫Tp
CL
Tp ·CL·Vdd2CL·Vdd2=FPPd=
β/2(Vin(t)-Vt)2·dt∫T2
T1
I=Tp4
POTENCIA DINAMICA DE CORTO CIRCUITO
PSC=I·VDDI=β/2(VIN(T)-VT)2
t
t
Vdd-|Vtp|
Vtn
TrVin
I
T2 T3T1
Imx
I(t)·dt +[ ∫T3
T2
T2
T1
I= 2 I(t)dt]∫Tp1
Tp1
T2-T1=T3-T2
I(t)·dt∫T2
T1
I= Tp4
VTN=-VTP
βN=βP
VIN(T)=VDD·T/TR [2]
T1 =VT TR/VDD
T2= TR/2
(Vdd-2Vt)3β
12PSC =
TR
TP
LÓGICA COMBINACIONAL ESTÁTICA
TEMA 8
NO REALIMENTADA
NÚCLEO DE LA MAYORÍA DE LAS LAS UNIDADES ARITMÉTICO LÓGICAS LOS CONTROLADORES
∀ =t Vout f Vin, ( )
INTRODUCCIÓN
LÓGICA COMBINACIONAL
LÓGICA SECUENCIAL
REALIMENTADA
Vout f Vin historia= ( , )
INTRODUCCIÓN
φ
φF’
F
Lógica Estática Lógica dinámica
s
d
d
s
gnd
Vdd
VoutVin
Pull-upIn
I2
I1
Pull-down
Vout
In
I2
I1
LÓGICA CMOS COMPLEMENTARIA
LÓGICA INVERSA
PARA PUERTAS NO INVERTIDAS INVERSORES.
1
0
VoutB
AVout
BA
LÓGICA ESTÁTICA
LÓGICA CMOS COMPLEMENTARIA
MÁRGENES DE RUIDOS ALTOS: VOH=VDD
VOL=GND
NO EXISTE CONSUMO DE POTENCIA ESTÁTICA
TIEMPOS DE SUBIDA Y BAJADA COMPARABLES
LÓGICA REGENERATIVA
Vin
VoutVdd
gnd
VoutB
A
LÓGICA CMOS COMPLEMENTARIA
TP = A1FI + A2FI2 + A3FO
A1,A2,A3 DEPENDEN DE LA TECNOLOGÍA
FAN-IN ELEVADO
FAN-OUT ELEVADO
PARA N ENTRADAS 2· N TRANSISTORES
PUERTAS EN SERIE SE DETERIORA RETARDO
AUMENTA LA RESISTENCIA
AUMENTA LA CAPACIDAD TOTAL DE PUERTA
TÉCNICAS DE DISEÑOESCALADO DE LOS TRANSISTORES
T1 > T2 > ... > TN
CL
C2
TN
T2
T1 C1
LOS DECODIFICADORES DE MEMORIA
I1 ≠ I2 ≠IN
TRANSISTORES EN SERIE
RETARDOS ELEVADOS
TRANSISTORES ESCALADOS
I1 > I2 >IN
TÉCNICAS DE DISEÑOREORDENAMIENTO DE LOS TRANSITORES
CL
C2
TN
T2
T1 C1
CL
C2
I1
I2
I3 TN
T2
T1 C1
I3
I2
I1
LAS SEÑALES CRITICAS DEBEN SITUARSE CERCA DE LAS SALIDAS
I3=I2=1 CUANDO I1 TODAVÍA NO
HA EMPEZADO A CAMBIAR
NO TODAS LAS SEÑALES LLEGAN EN EL MISMO INSTANTE
RETARDOS EN LAS DESCARGAS DE LAS CL
REORDENAMIENTO DE LOS TRANSISTORES
MEJORAS EN EL DISEÑO LÓGICO
USAR OTRO ESTILO DE DISEÑO
REGULADORES DE POTENCIAL
VR
Comparador decorrientes
Generador depotencial de referencia
Vdd int
Vdd ext
109
7 43
521
6
CK REALIMENTACIÓN
VDD INT
I4
I3
VOUT3
I5
VDD INT
LÓGICA PROPORCIONAL
pull-down
RL
I
RPD
Vout
RL
RL+RPD
RPD VDD
Vout = Vol =
MÁRGENES DE RUIDO SEAN ACEPTABLEMENTE BAJOS RPD <<< RL
IVdd
R RVRL PD
OUT
PD=
+=
MARGEN DE BAJAMARGEN DE BAJA
PUL DOWN EN CONDUCCIÓNCARGA ESTÁTICA
VOUT
5v
0v
CARGA A TRAVES DE UNA RESISTENCIA
IL= (Vdd - Vout )/ RL
Vout
IL
Pseudonmos Fuente de I=cte(IDEAL)
Resistencia (R)
A MAYOR DISMINUCIÓN DE I AL CRECER VOUT MAS LENTO ES EL DISPOSITIVO
CON R EL TSUBIDA ES UN 25% MAS LENTO
PARA UNA R= 40 KOHMIOS SE NECESITAN 3,200 NM2
UTILIZANDO DIFUSIÓN N+MAS DE UN CENTENAR DE TRANSISTORES DE TAMAÑO MÍNIMO
CARGA MEDIANTE UN TRANSISTOR DE DEPLEXION
Pull-down
EL TRANSISTOR CONDUCE SIEMPRE
INICIALMENTE IL COMO UNA FUENTE DE INTENSIDAD SE APROXIMA A SU CORRIENTE EN SATURACIÓN:
2
βN|VTN|2I=
IS = (K·W/2·L) (VGS - VTN)2 (1+λ·VDS)
FUNCIONAMIENTO ES MEJOR QUE LA CARGA MEDIANTE UNA RESISTENCIA
SE DESVÍA EL COMPORTAMIENTODISMINUYE VTN V´TN=-|VTN|+K
DISMINUYE LA IL PARA VALORES CRECIENTES DE VOUT
EFECTO CUERPO
MODULACIÓN DE CANAL
λ
CARGA A TRAVÉS PSEUDO-NMOSMÁRGEN DE BAJA
Pull-down
IL= βP/2 (VDD -|VTP|)2
Pseudonmos
Resistencia
Fuente de I=cte
Vout
IL
VOH = VDD
VOL ≠VGND
VIN=1 I N LINEAL= I P SATURACIÓN
βN
βP(1- 1-Vol = (Vdd - Vt ) )
MARGENES DE RUIDO
( )ββ
NP
Vdd Vtn VolVol
Vdd Vtp− −⎡
⎣⎢
⎤
⎦⎥ = −( ) ( )
22
2 2
CARGA A TRAVÉS PSEUDO-NMOSPOTENCIAL UMBRAL DE PUERTA
LA CONDICIÓN ES VIN = VOUT
I N SATURACIÓN =I P LINEAL
βP+βN
βP
VM=VT + (Vdd - Vt )
LÓGICA PSEUDONMOS
CONSUMO DE POTENCIA ESTÁTICA
PBAJA = VDD ILOW = βP/2VDD ( VDD - VT )2
LA CARACTERÍSTICA DE TRANSFERENCIA ES ASIMÉTRICAEL VALOR VM NO SE ENCUENTRA EN EL MEDIOLOS CAMINOS DE CARGA Y DESCARGA NO SON IGUALES:
MALOS MÁRGENES
N+1 TRANSISTORES POR CADA ENTRADA
MENOR ÁREA
MENOR CAPACIDAD PARÁSITA.
LÓGICA PSEUDONMOSAJUSTE DEL COMPORTAMIENTO
IN
CLRPDN
IL ↓ CONSUMO DE POTENCIA→ IL PEQUEÑA
↑ MARGEN → IL ·RPDN PEQUEÑO
↓ TLH =CLVDD/2IL → IL ALTA
↓ THL = 0.69 RPDN CL RPDN PEQUEÑA
MARGEN γ = (W/L)N / (W/L)P =F(TECNOLOGÍA)PARA VOL = 0.2 V EN UNA TECNOLOGÍA DE 1.2NM CMOS CON VDD = 5V SE NECESITA γ=3
PUERTA MAS RÁPIDA → MAYOR CONSUMO Y MENOR MARGEN AL RUIDO
OPUESTASOPUESTAS
LÓGICA PSEUDONMOSCONSIDERACIONES DE DISEÑO
PEQUEÑOS CIRCUITOS EN LOS QUE LA VELOCIDAD ES IMPORTANTE CIRCUITOS EN LOS QUE LA MAYORÍA DE LAS SALIDAS PERMANECEN A 1
NO EXISTE CONSUMO DE POTENCIA. ESTE ULTIMO CASO DECODIFICADORES DE DIRECCIONES DE LAS MEMORIAS.
ATRACTIVO PARA PUERTAS COMPLEJAS DE ELEVADO FAN-IN.
SU ELEVADO CONSUMO ESTÁTICO ELIMINA SU APLICABILIDAD A CIRCUITOS GRANDES.LAS PUERTAS DE TAMAÑO MÍNIMO CONSUMEN 1MW100000 PUERTAS CONSUMEN 50W (SUPONIENDO LA MITAD DE LAS PUERTAS A BAJA
MODIFICACIONES DEL DISPOSITIVO DE CARGA PMOS
MEJORA :
VELOCIDAD
CONSUMO DE POTENCIA
ENABLE M2M1
A B C D
PUERTA ACTIVA EN DETERMINADOS INTERVALOS
DECODIFICADORES DE DIRECCIONES DE MEMORIA
M2 CONDUCE SIEMPREAL DETECTAR UN CAMBIO DE DIRECCIÓN M1 CONDUCE
I ELEVADA UN TRANSITORIO A 1 MUY RÁPIDO
¿DONDE?¿DONDE?
GRANDEGRANDEPEQUEÑOPEQUEÑO
UNA GRAN RESISTENCIABAJO CONSUMO DE POTENCIA UN VALOR REDUCIDO DE VOL MODO DE OPERACIÓNMODO DE OPERACIÓN
DIFERENTIAL CASCADE VOLTAGE SWITCH ( DCVS )
Q
IN
Q
IN
Q
notA
Q
notBA B
DIFERENTIAL CASCADE VOLTAGE SWITCH ( DCVS )
VELOCIDAD SIMILAR A LOS PSEUDO NMOS REDUCCIÓN DE CL.
ELIMINA EL CONSUMO DE POTENCIA ESTÁTICALA CORRIENTE DURANTE EL TRANSITORIO SE INCREMENTA.
ELIMINAR LAS ETAPAS EXTRAS DE INVERSORESPUERTAS XOR, IMPORTANTE PARA LA SÍNTESIS AUTOMÁTICA
Q
B
Q
A
notB B notB
notA
AUMENTO DEL ÁREA
.
LÓGICA DE INTERRUPTORESTRANSISTORES DE PASO
A B
VIN VOUT = A·B·C·VIN - 3VTN
C
A B
VIN
V1
C
DEGENERA LA SEÑAL DE SALIDA. (VT EN CADA TRANSISTOR)
AÑADIR AL FINAL UN INVERSOR QUE DE FUERZA A LA SEÑAL
LÓGICA DE INTERRUPTORESTRANSISTORES DE PASO
EN V1 SE PRODUCE UNA DEGENERACIÓN DE LA SEÑALSI V1 = 3.5 VCONSUMO DE POTENCIA ESTÁTICA
EL V1 NO ES LO SUFICIENTEMENTE PRÓXIMO AL “1” COMO PARA CORTAR EL P OREDUCCIÓN DE LOS MÁRGENES DE RUIDO DEL INVERSOR
A B
VINV1
C
LÓGICA DE INTERRUPTORESTRANSISTORES DE PASO
A B
VINV1
P1
VOUT
C
¿QUE OCURRE CUANDO EN LA FIGURA A =0?
PUERTAS DE TRANSMISIÓN
CBA
notCnotBnotA
Vout
Vin
ELIMINAN LA DEGENERACIÓN DE LA SEÑAL
EL RETARDO ∝N2, SIENDO N EL NUMERO DE PUERTAS EN SERIEPARA N GRANDES SE RECOMIENDA ROMPER LA CADENA MEDIANTE BUFFERS.
REDUCE EL RENDIMIENTO
LA CONEXIÓN PARALELA DE PMOS Y NMOS INCREMENTA LAS C
REDUCCIÓN DE EFICACIA DEL LAYOUT
N Y P EN DIFERENTES POZOSEL CONTROL AMBAS POLARIDADES
LÓGICA DE MULTIPLEXORES
B
S
S
A
S F=AS+BS
EXPANSIÓN DE SHANON :
E(X)=Σmi(xi)·F(x,i)
A B C NAND0 0 0 10 0 1 10 1 0 10 1 1 11 0 0 11 0 1 11 1 0 11 1 1 0
A y B DE CONTROLF=Σi=0
3 mi(A,B)·F(mi(A,B),C) =A’·B’·1+A’·B·1+A·B’·1+A·B·C’
1
AB C
A
B
C
0
1 01 10 10 0
0 1
111
11
1
C’
1
1
1
A B
A B’
A’ B
A’ B’
LÓGICA DE MULTIPLEXORES
1
AB C
A
B
C
0
1 01 10 10 0
0 1
111
11
1
F=A’+A·(B’+C’)
B’+C
1
A
A’
NO EXISTE EL PROBLEMA DE QUE NO EXISTA UN CAMINO A TIERRA,EXISTE UN DATO DE ENTRADA POR CADA POSIBLE CONFIGURACIÓN DE LAS SEÑALES DE CONTROL.
UNIDAD GENERADORA DE FUNCIONES DE DOS ENTRADAS
mintérminos AB AND OR XOR entrada unidad
A’B’ 00 0 0 0 V1
A’B 01 0 1 1 V2
AB’ 10 0 1 1 V3
AB 11 1 1 0 V4V4
V3
V2
V1
A B
A B’
A’ B
A’ B’
CPL COMPLEMENTARY PASS-TRANSISTOR LOGIC
POTENCIAL UMBRAL A 0A MENOR POTENCIAL UMBRAL MENOR DEGENERACIÓN DE LA SEÑAL
ES DIFERENCIAL DOS POLARIDADES DE LAS ENTRADAS Y DOS POLARIDADES DE SALIDA:PUERTAS COMPLEJAS COMO LA XOR.
ENTRAN DENTRO DE LA CLASIFICACIÓN DE ESTÁTICAS;LA SALIDA SIEMPRE CONECTADA A VDD O GND
EFECTO REDUCE EL RUIDOVENTAJA REDUCCIÓN O ELIMINACIÓN CONSUMO ESTÁTICO
RED INVERSA DETRANSISTORES
RED DETRANSISTORESB
A’
F’
FA
B’
BA’A
B’
F’=(A·B)’
F=A·B
B’
A’
B
A
BB’
F’=(A+B)’
F=A+B
B’
A’
B
A
B’ B
CPL COMPLEMENTARY PASS-TRANSISTOR LOGIC
A B
VIN V1
C
V1=VIN - 3VTN ⇒VIN NO CORTAR EL PMOS APARECE UNA CORRIENTE NTRE VDD Y GND
V1=VIN - 3VTN ⇒VIN NO CORTAR EL PMOS APARECE UNA CORRIENTE NTRE VDD Y GND
EL DISEÑO ES MUY MODULAR, LA MISMA TOPOLOGÍA,.EL DISEÑO DE LIBRERÍAS ES MUY SIMPLE,
SI VT≈0 ENTONCES V1≈VDD
AUMENTO DE LA VELOCIDAD
I ∝(VGS - VT)2 EN SATURACIÓN
CPL COMPLEMENTARY PASS-TRANSISTOR LOGIC
0
5
0
5
EXCESO DE RUTADODUALIDAD
REDUCCIÓN DE LOS MÁRGENES
CORTAR CON VT=0 ES DIFÍCIL
CORRIENTES SUBUMBRAL
VT=0VT=0
LÓGICA COMBINACIONAL DINÁMICA
TEMA 9
PRINCIPIOS
PDN
Mn
Mpφ
φ
usa un numero de transistores similar al de la lógiPrecargaEvaluación.
E5RGDZRGF
