Informe Flip/Flop 7473

Bryan Ignacio Vera Cabanilla Sexto Curso A-2 Programación de circuitos digitales

Informe #2Circuito no ondulatorio síncrono f/f 74ls73 modulo 5

Circuito ondulatorio síncrono f/f 74ls73 modulo 5

Objetivos:-Probar el circuito no ondulatorio síncrono f/f 74ls73 modulo 5 en Proteus-Probar el circuito no ondulatorio síncrono f/f 74ls73 modulo 5 en Quartus II-Probar el circuito ondulatorio síncrono f/f 74ls73 modulo 5 en Proteus -Probar el circuito ondulatorio síncrono f/f 74ls73 modulo 5 en Quartus II

Materiales:-Software Proteus Isis 7-Software Quartus II-Hardware Cyclone II

Flip Flop Tipo: J/K 74ls73:


El C.I. 7473 contiene dos biestables de tipo J-K Master-Slave disparado por flanco de bajada.

Este circuito posee dos entradas de datos (J-K), y una entrada de reloj, independiente para cada biestable. Las salidas son complementarias. Los datos de las entradas son procesados después de un impulso completo de reloj. Mientras este permanece en nivel bajo el Slave está incomunicado del Master. En la transición positiva de reloj los datos de J y K se transfieren al master. En la transición negativa del reloj la información del Master pasa al Slave. Los estados lógicos de las entradas J y K debe mantenerse constantes mientras la señal de reloj permanece en nivel alto. Los datos se transfieren a la salida en el flanco de bajada de la señal de Reloj. Aplicando un nivel bajo a la entrada clear (CLR) la salida Q se pondrá a nivel bajo, independientemente del valor de las otras entradas.

Probar el circuito no ondulatorio 3 bits f/f 74ls73 modulo 5 en Proteus

1.- Iniciamos el Proteus ISIS 7

2.- Para poder tener un circuito ondulatorio modulo 5 necesitamos de 3 bits

3.- Como la configuración es asíncrona, el primer f/f en sus entradas J/K irán a VCC, luego las entradas J/K del segundo f/f irán conectadas a la salida Q del primer f/f


4.- Las entradas Clock serán la misma para todos los f/f

5.- En las entradas J/K del tercer f/f, ira la multiplicación (AND) de la salida Q del primer f/f por la salida Q del segundo f/f

6.- Hasta ahora tendríamos un circuito contador modulo natural, para que sea modulo 5Necesitamos manejar el clear, es decir cuando la cuenta llegue a 6 deberá volver a 0.La configuración de bits más y menos significativos es la siguiente:

6.1-Donde A es el menos significativo, y C el más significativoPor lo tanto el numero 6, será:


6.2-Usaremos una compuerta NAND con entradas en los “uno” correspondientes, y la salida ira a los CLEAR de todos los f/f

7.- Ahora para visualizar la salida, usaremos un display ánodo común y el integrado 74LS47.Recordemos que en la entrada D, debe ir a tierra puesto que no tenemos un cuarto bit.

Probar el circuito no ondulatorio síncrono f/f 74ls73 modulo 5 en Quartus II (1)

1.-Primero vamos al programa Quartus II


2.- Vamos a File/ New Project Wizard

3.- Damos Next, y luego una ventana no preguntara donde guardar el proyecto y con qué nombre

4.- Damos Next, y luego una ventana nos dirá si queremos agregar otro archivo de Quartus a nuestro proyecto.


Como no se dará el caso de agregar archivos, solo damos Next

5.-En la siguiente ventana, tendremos que seleccionar la familia de nuestro dispositivo FPGA -Familia: Cyclone II-Dispositivo: EP2C20F484C7

6.-En la siguiente ventana, nos dirá las especificaciones más avanzadas a configurar


Como no tenemos especificaciones, daremos Next

7.-En la siguiente ventana, no dará un resumen de la configuración que hemos hecho para poder empezar el proyecto en Quartus II

8.- Una vez dado clic a Finish, Vamos a File/New… y escogemos Block Diagram/Schematic File. Luego damos clic a OK


9.- Damos clic a Symbol Tool, y damos clic a los circuitos que vamos a utilizarDebe constar de:-3 f/f 74ls73-1 Manejador de display 7447-1 74ls00-1 74ls08-1 IN-1 GND-7 OUT

10.- Hacemos la configuración de modulo 5, síncrono y conectamos su salida al display

11.- Pero para poder dar ejecución a nuestro circuito, debemos cambiar la frecuencia como se anota en el anterior informe.


11.- Luego de esto damos Clic en Start Compilation

13.- Vamos al Assignment Editor, y colocamos los pines según vemos

14.- Para el archivo .sof iremos a Tools/Programmer y ya tendremos aquí nuestro archivo para que se ejecute en el FPGA


Probar el circuito ondulatorio síncrono f/f 74ls73 modulo 5 en Proteus

1.- Iniciamos el Proteus ISIS 7

2.- Creamos un circuito de 3 bits modulo 5 síncrono

3.- Para poder hacer una cuenta no ondulatoria necesitamos manejar el Clock, para que pare la cuenta.

3.1.- Primero quitamos la conexión salida del 74ls00 – Clear. Para que no se reinicie


3.2.- La compuerta NAND ahora estaría compuesta por el 5 (101), ya que tendremos que poner el numero en el que queremos que termine la cuenta

3.3.- Luego tendremos que manipular el CLOCK, para que pare cuando lo deseemos.Para esto usaremos una compuerta NAND.- Cuando llegue a 101, la primera NAND nos dará 0- El CLOCK nos dará 0Con la NAND su salida será 1, esta será la entrada del primer f/f


Su salida ahora será netamente HIGH, puesto que el segundoFactor no cambia, para que pueda ser LOW

Probar el circuito ondulatorio síncrono f/f 74ls73 modulo 5 en Quartus II

1.-Repetimos los pasos del 1-8 del proceso (1), luego de esto los circuitos que vamos a utilizar serán:

-6 74ls161 -3 74ls73-1 IN -1 7447-7 Out -1 GND

2.-Hacemos la siguiente configuración, ya explicada anteriormente

3.- Luego de esto damos Clic en Start Compilation


4.- Vamos al Assignment Edition, y colocamos los pines según vemos

12.- Para el archivo .sof iremos a Tools/Programmer y ya tendremos aquí nuestro archivo para que se ejecute en el FPGA

Conclusiones:Con estos circuitos, podemos aprender a manipular las entradas CLEAR y CLOCK para nuestras necesidades. Considerando lo anteriormente expuesto podemos determinar, que:

-La manipulación de estas entradas deben constar por circuitos-Estos circuitos deben estar relacionados con los parámetros a

convenir -En el circuito contador no ondulatorio, la compuerta NAND puede

ser reemplazada por una compuerta AND pues su funcionamiento es similar solo que este tendrá una salida siempre en LOW

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