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Resumen-Se presenta el informe previo para la experiencia de laboratorio N°1 del curso EE636–M Laboratorio de Sistemas Digitales II, sección M. Esta experiencia estará a cargo del Ing. Cesar Briceño Aranda.
I. INTRODUCCIÓN
El presente informe data la realización del 1er Laboratorio de Sistemas digitales II. Este informe busca reflejar que el estudiante de Ing. Electrónica de la universidad nacional de ingeniería tiene conocimientos básicos en el uso de software (en este caso Quartus II de altera), lenguaje de descripción de hardware VHDL, conceptos sobre circuitos combinacionales y secuenciales, lógica de prioridad y otros, necesarios para dar solución a un determinado problema.
El problema plateado por el profesor a cargo del curso es concreto, se busca diseñar un circuito secuencial síncrono con capacidades de cuenta, carga y desplazamiento.
Nuestro objetivo es concreto también, que es diseñar y construir dicho circuito, para lo cual es necesario aplicar conceptos de lógica secuencial con prioridad como base en la descripción de la solución del problema. Esta necesidad parte de los parámetros de entrada y salida del circuito visto como caja negra además de las indicaciones especificadas por el problema en sí.
Cabe resaltar que lo dicho en el párrafo anterior se “materializara” mediante la elaboración de un código en lenguaje VHDL, he ahí la importancia de hacer uso de esta herramienta para la solución del problema, ya que mediante líneas de código (instrucciones) se generara nuestro circuito secuencial con prioridad, por ende es necesario que el lector esté familiarizado con el lenguaje de descripción de hardware VHDL.
Una vez generado nuestro código es donde interviene el software Quartus II de altera, ya que a partir de un código VHDL se puede hacer síntesis del mismo, es decir, obtener un circuito físicamente hablando con sus compuertas, entradas y salidas que podrá ser implementadas por cualquier estudiante de electrónica.
A los largo de este informe se detallaran a fondo los pasos, métodos y conceptos aplicados para el buen entendimiento del lector de este informe, además del código generado y la síntesis del circuito.
II. PLANTEAMIENTO DEL PROBLEMA
Diseñamos un circuito secuencial síncrono, utilizando la herramienta de diseño digital Quartus II de Altera, que funcione como un registro con capacidad de cuenta up/down, carga paralela síncrona, y desplazamiento derecha/izquierda. Para el diseño tuvimos que seguir las siguientes restricciones:
Ilustración 1Tabla de definición de señales
Informe Previo Nº1 Laboratorio de Sistemas Digitales II
Benites Quispe Jhon BrajhanFacultad de Ingeniería Eléctrica y Electrónica, Universidad Nacional de Ingeniería
El nombre del diseño será reg4hdl o reg4bdf, el cual deberá implementarse utilizando las siguientes dos formas de entrada de diseño:
a) Lenguaje de descripción de hardware VHDL, en un solo archivo de diseño (reg4hdl).
b)Gráfica, a partir del diseño de una celda de un bit (reg1bdf) y replicándola a 4 bits (reg4bdf).
El registro estará formado por flip-flops del tipo D, cuyas salidas se activarán con el flanco de subida del reloj. Además, tomar en cuenta lo siguiente:
La señal aclr es un clear asíncrono y tiene la más alta prioridad.
La señal sclr es un clear síncrono y tiene la siguiente más alta prioridad.
La señal es la señal que permite la carga de los datos din[3..0] y tiene menor prioridad que la señal sclr.
.Para efectos de pruebas a través de la simulación de tiempos, considerar que la duración del pulso de reloj es de 50 ns, y el tiempo de simulación es de 5 us.
