Codigo Vhd

Desarrollo de la Fase de construcción del circuito por medio del código VHDL

DEFINICION DE LAS BIBLIOTECAS

Funcionamiento

Librería ieee;

USE ieee.std_logic_1164.all

LIBRARY STD;

USE Std.standar.all

LIBRARY WORK

USE Work.all;

Estas dos últimas se consignan mas no se declaran

Quedaría así:

Librería ieee;

USE ieee.std_logic_1164.all

LIBRARY STD;

USE Std.standar.all

LIBRARY WORK

USE Work.all;

Estas dos últimas se señalan mas no se declaran

Entidad

Estructura

Entity toldo is

Port(A, B, C, D: IN: BIT

BT: OUT:BIT)

End Toldo

Arquitectura

Descripción de como el circuito debe funcionar.

Architecture: of Toldo: is

Begin

End: Of toldo;

DESARROLLO DEL CIRCUITO EN LENGUAJE VHDL DEL RESULTADO DE LA FASE UNO.

DISEÑO DEL CODIGO VHDL EN LA TABLA DE VERDAD

A B C D BT

0 0 0 0 0

0 0 0 1 0

0 0 1 0 1

0 0 1 1 0

0 1 0 0 1

0 1 0 1 1

0 1 1 0 1

0 1 1 1 0

1 0 0 0 1

1 0 0 1 1

1 0 1 0 X

1 0 1 1 X

1 1 0 0 1

1 1 0 1 1

1 1 1 0 X

1 1 1 1 X

NO APLICA

NO APLICA

PARTES O ETAPAS DEL CIRCUITO DEL TOLDO DE UNA TERRAZA EN LENGUAGE VHDL

LIBRERÍA

(Lugar donde se almacenan todos los tipos de datos para el lenguaje VHDL)

Library ieee;

USE ieee.std_log

ENTIDAD.

Entity funcion is port(

A, B, C, D: IN std_logic; (Tipos de entrada y el tipo de dato)

F: OUT std_logic); (clasificación de la salida y el tipo de dato)

End funcion;

ARQUITECTURA.

Architecture a_func of funcion is

begin (En esta parte es donde se describe el comportamiento del circuito, dependiendo de las entradas A, B, C, D y la condición que estas tengan dentro del código VHDL se tendrá como resultado la salida F)

F<='1' when (A='0' and B='0' and C='1' and D='0') else

'1' when (A='0' and B='1' and C='0' and D='0') else







'0';

end a_func;

IMAGENES DE LA SIMULACION DEL CODIGO VHDL TOLDO DE UNA TERRAZA

Primera parte código ok

Valores de A='0' and B='0' and C='1' and D='0' y la salida F=’1’.

Tercera parte entradas con los valores A='0' and B='1' and C='0' and D='0' y la salida F=’1’.

Cuarto paso entradas con los valores A='0' and B='1' and C='0' and D='1' y la salida F=’1’.

Quinto paso de entradas con los valores A='0' and B='1' and C='1' and D='0' y la salida F=’1’.

Sexto paso de entradas con los valores A='1' and B='0' and C='0' and D='0' y la salida F=’1’.

Simulación de entradas con los valores A='1' and B='0' and C='0' and D='1' y la salida F=’1’.

Simulación de entradas con los valores A='1' and B='1' and C='0' and D='0' y la salida F=’1’.

Séptimo paso de entradas con los valores A='1' and B='1' and C='0' and D='1' y la salida F=’1’.

Octavo paso entradas VHDL el primer renglón de la tabla de verdad para el diseño del código VHDL problema planteado

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