Chapter 08Chapter 08

)플립플롭(Flip-Flop)

1 Basic 플립플롭1. Basic 플립플롭플립플롭(flip-flop)과 래치(latch)는 두 개의 안정된(bi-stable) 상태 중 하나를 가지는 1비트 기억소자

플립플롭과 래치도 게이트로 구성되지만 조합논리회로와 달리 궤환(feedback)이 있다.

래치 회로는 플립플롭과 유사한 기능을 수행래치 회로는 플립플롭과 유사한 기능을 수행

출력 Q와 반전 출력 Q를 가진다.

QR G1G1 QS

G Q R QG2

NOR 래치회로 NAND 래치회로

S G2 Q R

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1. NOR 게이트로 구성된 S-R 래치

S R Q(t+1), 상태0 0 Q(t) hold0 00 11 01 1

Q(t), hold01

invalid 금지1 1 invalid, 금지

진리표

(1) , Hold 상태

QR G1

0 0 QR G1

0 1

0,0 == RS

G

1

Q00

1

G

1

Q01

0

SG2 Q

10 S

G2 Q0

0

출력은 이전 상태 유지

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(2) 일 때 (3) 일 때1,0 == RS 0,1 == RS

QR G1

1 01

QR G1

0 10

SG2 Q

100

SG2 Q

011

(4) 일 때

출력 : Q =0, reset 상태 Q =1, set 상태

11 RS(4) 일 때

QR G1

1 00

1,1 == RS

SG2 Q

010

S 0

Q =0, 금지상태0=Q

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예제 8-1 아래 그림과 같은 파형을 NOR 게이트 S-R 래치회로에 인가하였을

때, 출력 Q 의 파형을 그려 보아라. 단, Q 는 0으로 초기화되어 있으며,

게이트에서의 전파지연은 없는 것으로 가정한다.

S

1 2 3 4 5 6 7 8 9시 간

R

Q

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2 NAND 게이트로 구성된 S-R 래치2. NAND 게이트로 구성된 S R 래치

S R Q(t+1)0 00 11 0

-, 금지1 , set

0, resetQ( )

(1) 일 때

1 1 Q(t), hold

진리표0,0 == RS

QS 0 1

1G1

RQ

101

G2

출력 : 금지 상태 ( )1,1 == QQ

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(2) 일 때1,0 == RS (3) 일 때0,1 == RS

QS 0 1

0G1

QS 1 0

1G1

RQ

011

G2 RQ

100

G2

(4) 일 때11 RS

출력 : Q =0, reset출력 : Q =1, set

(4) 일 때

QS 1 0

1G1

QS 1 1

0G1

1,1 == RS

RQ

11

0G2 R

Q0

11

G2R 1 R 0

출력은 이전 상태 유지

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예제 8-2 아래 그림과 같은 파형을 NAND 게이트 S-R 래치회로에 인가하였을예제 8 2 아래 그림과 같은 파형을 NAND 게이트 S R 래치회로에 인가하였을때, 출력 Q 의 파형을 그려 보아라. 단, Q 는 0으로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.

S

R

QQ

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2 S-R 플립플롭2. S R 플립플롭

1. 클록형 S-R 플립플롭

QR

G1G3 S Q

SG2 QG4

CP CP

R QS

CP=0이면 동작하지 않음

클록형 S-R 플립플롭의 동작상태

• CP=0인 경우에는 S와 R의 입력에 관계없이 앞단의 AND 게이트 G3과G4의 출력이 항상 0이므로 플립플롭의 출력은 불변G4의 출력이 항상 0이므로 플립플롭의 출력은 불변.

• CP=1인 경우에는 S와 R의 입력이 회로 후단의 NOR 게이트 G1과 G2의입력으로 전달되어 앞에서 설명한 S-R 래치와 같은 동작을 수행.

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클록형 S-R 플립플롭의 진리표 S-R 플립플롭의 특성표

CP S R Q(t+1)

1 0 0 Q(t)

Q(t) S R Q(t+1)0 0 0 0

0 0 1 01 0 1 0

1 1 0 1

1 1 1 금지

0 0 1 0

0 1 0 1

0 1 1 금지1 1 1 금지

1 0 0 1

1 0 1 0

1 1 0 11 1 0 1

1 1 1 금지

X 1Q

SR00 01 11 10

0F/F 특성 방정식(characteristic equation)

1 X 11

0)1( ++ SRQRStQ

( q o )

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0,)1( =+=+ SRQRStQ

S-R 플립플롭의 상태도

00

10

000 10001

01

0010S R

클록형 S-R 플립플롭(NAND형)

QS

S QQ

CP

S

CP

Q

RQ R Q

CP 0이면

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CP=0이면동작하지않음

예제 8-3 다음 그림과 같은 파형을 클록형 S-R 플립플롭에 인가하였을 때, 출예제 8 3 다음 그림과 같은 파형을 클록형 S R 플립플롭에 인가하였을 때, 출력 Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.

CP

S

R

Q

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2. 에지 트리거 S-R 플립플롭

클록형 S-R 플립플롭은 궤환(feedback)이 존재하는 회로이고 클록펄스가 1인 상태에서 모든 동작이 수행된다.

플립플롭의 동작시간보다도 클록펄스의 지속시간이 길면 플립플롭은 여러 번의 동작이 수행될 수 있다.

에지 트리거(edge trigger) 이용에지 트리거(edge trigger) 이용

트리거 종류

레벨(l l) 트리거 에지( d ) 트리거

트리거(trigger):입력신호의 순간

적인 변화• 레벨(level) 트리거, 에지(edge) 트리거 적인 변화

플립플롭 : 에지 트리거를 하는 것.래치 : 레벨 트리거를 하거나 클록을 사용하지 않는 것래치 : 레벨 트리거를 하거나 클록을 사용하지 않는 것. 그러나 총괄해서 플립플롭으로 부르기도 한다.

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에지 트리거링

0

1

0

상승 에지(positive edge)

하강 에지(negative edge)(p g ) ( g g )

RCP

XF

QR

CP펄스전이검출기

CP

F

SQ X

F

S와 R 입력을 동기입력(synchronous input)이라 함

펄스 전이 검출기 회로에지 트리거 S-R 플립플롭

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S와 R 입력을 동기입력(synchronous input)이라 함.

에지 트리거 S-R 플립플롭의 논리기호와 진리표

S R CP Q(t+1)

0 0 ↑ Q(t)↑ Q( )

0 1 ↑ 0

1 0 ↑ 1

1 1 ↑ 금지

상승 에지 트리거 S-R 플립플롭의 논리기호 및 진리표

S R CP Q(t+1)

↓0 0 ↓ Q(t)

0 1 ↓ 0

↓1 0 ↓ 1

1 1 ↓ 금지

하강 에지 리거 플립플롭의 논리기 및 진리

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하강 에지 트리거 S-R 플립플롭의 논리기호 및 진리표

예제 8-4 아래 그림과 같은 파형을 상승에지 S-R 플립플롭에 인가하였을 때,예제 8 4 아래 그림과 같은 파형을 상승에지 S R 플립플롭에 인가하였을 때, 출력 Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.

CP

SS

R

t t t t t t

Q

t1 t2 t3 t4 t5 t6

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3. 주종형(master-slave) S-R 플립플롭

- 에지트리거 동작

SMaster Slave

Y

CP=0 주 F/F은 CP=0이므로 동작하지 않음

YQ =Q

S

Q

Y 주 F/F은 CP=0이므로 동작하지 않음.

종 F/F은 동작하여 Q=Y ,CP=1 주 F/F에 외부의 R과 S 입력이 전달

RQ

CP

Y주 F/F에 외부의 R과 S 입력이 전달종 F/F은 동작하지 않음.

CP

S

R

Y

Q

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주종형 S-R 플립플롭의 파형도

예제 8-5 아래 그림과 같은 파형을 주종형 S-R 플립플롭에 인가하였을 때예제 8 5 아래 그림과 같은 파형을 주종형 S R 플립플롭에 인가하였을 때, 출력 Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.

S

CP

S

R

Y

t1 t2 t3 t4 t6t5 t7 t8

Q

t1 t2 t3 t4 t6t5 t7 t8

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3 D 플립플롭3. D 플립플롭1. 클록형 D 플립플롭

입력신호 D가 CP에 동기되어 그대로 출력에 전달되는 특성을 가지고 있음입력신호 D가 CP에 동기되어 그대로 출력에 전달되는 특성을 가지고 있음

D 라는 이름은 데이터(Data)를 전달하는 또는 지연(Delay)의 의미

D

D QQ

D G3

CP

G1

CP QQG4G2

G5

동작

CP=1, D=1이면 G3의 출력은 0, G4의 출력은 1이 된다. 따라서NAND 게이트로 구성된 S-R 래치의 입력은 S=0, R=1이 되므로Q=1을 얻는다.

CP=1, D=0이면 G3의 출력은 1, G4의 출력은 0이 된다. 따라서 S-R

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, 이 3의 출력 , 4의 출력 이 다 따라서래치의 입력은 S=1, R=0이 되므로 Q=0을 얻는다.

CP D Q( +1)CP D Q(t+1)

1 0 0

1 1 1 11 1 1

D 플립플롭의 진리표 0 10

0

1D

Q(t) D Q(t+1)

0 0 0

0 1 1

0

D 플립플롭의 상태도

0 1 1

1 0 0

1 1 11 1 1

D 플립플롭의 특성표

D

1Q

D0 1

0DtQ =+ )1( 특성 방정식

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11DtQ =+ )1( 특성 방정식

(characteristic equation)

예제 8-6 아래 그림과 같은 파형을 클록형 D 플립플롭에 인가하였을 때, 출력Q의 파형을 그려 보아라 단 Q는 1로 초기화되어 있으며 게이트에서Q의 파형을 그려 보아라. 단, Q는 1로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.

1 2 3 4 5 6 7 8 9시 간 10 11 12 13 14 15

CP1 2 3 4 5 6 7 8 9시 간 10 11 12 13 14 15

D

Q

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2. 에지 트리거 D 플립플롭

클록형 D 플립플롭의 클록펄스 입력에 펄스 전이 검출기를 추가하여 구성

D Q D CP Q(t+1)

0 ↑ 0

CP Q 1 ↑ 1

상승 에지 트리거 D 플립플롭의 논리기호 및 진리표상승 에지 트리거 D 플립플롭의 논리기호 및 진리표

D Q D CP Q(t+1)

0 ↓ 0

↓CP Q1 ↓ 1

하강 에지 트리거 D 플립플롭의 논리기호 및 진리표

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예제 8-7 다음과 같이 파형의 신호가 레벨 트리거 상승에지 트리거 그리고 하예제 8 7 다음과 같이 파형의 신호가 레벨 트리거, 상승에지 트리거 그리고 하강에지 트리거를 하는 D 플립플롭으로 입력되는 경우 출력 파형을 그리시오. 단, 출력 Q는 0으로 초기화되어 있으며, 게이트에서의 전파지

연은 없는 것으로 가정한다연은 없는 것으로 가정한다.

D

레벨 트리거

CP

레벨 트리거Q

상승에지 트리거Q

하강에지 트리거Q

t1 t2 t3 t4 t5 t6 t7 t8 t9

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7474(Dual 상승 에지 트리거 D 플립플롭)

과 은 active low이며 =0이면 입력 D나 CP에 관계없이 Q=1로되고 또한 =0이면 D나 CP에 관계없이 Q=0이 된다.PR CLR PR

CLR되고 또한 0이면 D나 CP에 관계없이 Q 0이 된다.CLR

7474의 핀 배치도

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3. 주종형 D 플립플롭

Master 플립플롭의 클록입력은 클록펄스가 그대로 입력되고, Slave 플립플롭 부분의 클록입력에는 반전된 클록펄스가 입력되도록 구성

QD

Master Slave

YQ

Q

CP

Y

CP=0 : Slave 플립플롭은 동작하여 Q=Y,

CP

Master 플립플롭은 CP=0이므로 동작하지 않음.

CP=1 : 외부의 D 입력이 Master 플립플롭에 전달

Slave 플립플롭은 동작하지 않음

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Slave 플립플롭은 동작하지 않음.

4 J-K 플립플롭4. J K 플립플롭J-K 플립플롭

J-K F/F은 S-R F/F의 S=1 R=1인 금지상태에서도 동작하도록 개선한 회로J-K F/F은 S-R F/F의 S=1, R=1인 금지상태에서도 동작하도록 개선한 회로

J-K F/F의 J는 S(set)에, K는 R(reset)에 대응하는 입력

J=1, K=1인 경우 J-K F/F의 출력은 이전 출력의 보수 상태로 변화, toggle

J

CP

QQJ

CP CP

K QK Q

CP

CP J K Q(t+1)1 0 0 Q(t), hold

J-K 플립플롭의 진리표

1 0 1 0, reset

1 1 0 1, set

1 1 1 toggle)(tQ

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1 1 1 ,toggle)(tQ

Q(t) JK Q(t+1) JKK0 0 0 00 0 1 00 1 0 1

특성 방정식(characteristic equation)

1 1Q

JK00 01 11 10

00 1 0 10 1 1 11 0 0 11 0 1 0 QKQJtQ +=+ )1(

1 11

1 1 0 11 1 1 0

QKQJtQ ++ )1(

J-K 플립플롭의 특성표 10J K 플립플롭의 특성표

0 10001

0010J K

1011

0111

J K 플립플롭의 상태도J-K 플립플롭의 상태도

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예제 8-9 아래 그림과 같은 파형을 클록형 J-K 플립플롭에 인가하였을 때, 출력 Q의 파형을 그려 보아라 단 Q는 0으로 초기화되어 있으며 게이력 Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며, 게이

트에서의 전파지연은 없는 것으로 가정한다.

1 2 3 4 5 6 7 8시 간

CP9

J

K

QQ

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에지 트리거 J-K 플립플롭의 논리기호와 진리표

J K CP Q(t+1)

0 0 ↑ Q(t), holdJ Q

↑ Q( ),

0 1 ↑ 0, reset

1 0 ↑ 1, set

CP

K Q

1 1 ↑ ,toggle

상승 에지 트리거 J-K 플립플롭의 논리기호 및 진리표

Q)(tQ

J K CP Q(t+1)

↓J Q

0 0 ↓ Q(t)

0 1 ↓ 0

↓

J

CP

Q

1 0 ↓ 1

1 1 ↓하강 에지 트리거 J K 플립플롭의 논리기호 및 진리표

K Q)(tQ

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하강 에지 트리거 J-K 플립플롭의 논리기호 및 진리표

예제 8-10 아래 그림과 같은 파형을 상승에지 J-K 플립플롭에 인가하였을 때예제 8 10 아래 그림과 같은 파형을 상승에지 J K 플립플롭에 인가하였을 때, 출력 Q의 파형을 그려 보아라. 단, Q는 1로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.

CP

J

KK

Q

t1 t2 t3 t4 t6t5

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주종형 J-K 플립플롭

Master 플립플롭의 클록입력은 클록펄스가 그대로 입력되고, Slave 플립플롭 부분의 클록입력에는 반전된 클록펄스가 입력되도록 구성

QJ

Master Slave

YQ

K Q

CP

Y

CP=0 : Slave 플립플롭은 동작하여 Q=Y,

CP

Master 플립플롭은 CP=0이므로 동작하지 않음.

CP=1 : 외부의 J와 K 입력이 Master 플립플롭에 전달

Slave 플립플롭은 동작하지 않음

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Slave 플립플롭은 동작하지 않음.

7476(Dual 하강에지 트리거 주종형 J-K 플립플롭)

카운터 등에서 가장 널리 쓰이는 하강에지 트리거 주종형 J-K 플립플롭이

며 2개가 하나의 패키지 안에 들어있다 7474와 마찬가지로 비동기 입력며, 2개가 하나의 패키지 안에 들어있다. 7474와 마찬가지로 비동기 입력

인 과 단자가 있다.PR CLR

7476의 핀 배치도

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7476의 핀 배치도

5 T 플립플롭5. T 플립플롭

T 플립플롭

J-K F/F의 J와 K 입력을 묶어서 하나의 입력신호 T로 동작

J-K F/F 동작중에서 입력이 모두 0 (hold)이거나 1 (toggle)인 경우만 이용

T 플립플롭의 입력 T=0이면, Q는 hold, T=1이면, Q는 toggle 상태

QT Q

Q

CPT Q

Q CP Q

CP T Q(t+1)Q( )1 0 Q(t)1 1 )(tQ

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T 플립플롭의 진리표

Q(t) T Q(t+1) TQ(t) T Q(t+1)0 0 00 1 1

특성 방정식(characteristic equation)1

QT

0 10

1 0 11 1 0

QTQTtQ +=+ )1(11

T 플립플롭의 특성표

0 10

1

0T T

CP

1

T 플립플롭의 상태도Q

t t t tt1 t2 t3 t4

T 플립플롭의 입출력 파형

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에지 트리거 T 플립플롭

클록형 T 플립플롭의 클록펄스 입력에 펄스 전이 검출기를 추가하여 구성

T CP Q(t+1)

0 ↑ Q(t)

T Q

↑ Q( )

1 ↑

상승 에지 트리거 T 플립플롭

CP Q )(tQ

상승 에지 트리거 T 플립플롭

T CP Q(t+1)

0 ↓ Q(t)

T Q

1 ↓

하강 에지 트리거 T 플립플롭

CP Q)(tQ

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하강 에지 트리거 T 플립플롭

에지 트리거 T 플립플롭은 T 입력은 논리 1 상태로 고정하고 CP에 클록펄/스를 트리거 입력으로 사용하기도 한다. 이경우 T-F/F은 펄스가 들어올 때

마다 상태가 토글되는 회로이다.

T

Q

Q

T

QQ

T 플립플롭을 얻는 방법

+VCC

J

CP

Q

T

D Q

K Q

D 플립플롭을 이용 J K 플립플롭을 이용

CP QT

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D 플립플롭을 이용 J-K 플립플롭을 이용

예제 8-13 아래 그림과 같은 파형을 클록형 T 플립플롭에 인가하였을 때 출력예제 8 13 아래 그림과 같은 파형을 클록형 T 플립플롭에 인가하였을 때, 출력Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며, 게이트에서의 전파지연은 없는 것으로 가정한다.

J QEN T

CP

K Q

T EN

K QQ

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6. 비동기 입력비동기 력대부분의 플립플롭은 클록펄스에 의해서 플립플롭의 상태를 변화시킬 수있는 동기입력이 있고, 클록펄스와 관계없이 비동기적으로 변화시킬 수 있는 비동기 입력인 preset( ) 입력과 clear( ) 입력이 있다PR CLR는 비동기 입력인 preset( ) 입력과 clear( ) 입력이 있다.

비동기 입력들은 플립플롭의 초기조건결정 등에 사용

PR CLR

CP J K QPR CLR Q

J

CP

QPR

Q

0 1 × × × 1 01 0 × × × 0 11 1 ↓ 0 0 변화없음

QActive low

K QCLR

1 1 ↓ 0 0 변화없음

1 1 ↓ 0 1 0 11 1 ↓ 1 0 1 01 1 ↓ 1 1 toggle1 1 ↓ 1 1 toggle

J-K플립플롭의 블록도와 진리표(비동기입력을 가진 에지 트리거링)

QJ

PR

Q

K Q

CP

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K Q

CLR논리회로

예제 8-14 다음 그림과 같이 하강에지 J-K 플립플롭의 J와 K 입력을 논리 1로하고, 과 입력에 그림의 파형을 인가하였을 때, 출력 Q의 파형을 그려 보아라. 단, Q는 0으로 초기화되어 있으며, 게이트에

서의 전파지연은 없는 것으로 가정한다.

PR CLR

J Q1 PR

CP

K QCLR

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7 플립플롭의 동작 특성7. 플립플롭의 동작 특성

1. 전파지연시간(Propagation Delay Time)

입력 신호가 가해진 후 출력에 변화가 일어날 때까지의 시간 간격

50% 50%

50%

CP

50%

CP

Q

tPLH

Q

tPHL클록펄스의 전파지연시간

50%PRE

50%CLR

t

50%Q

t

50%

Q

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tPLHtPHL

Preset와 Clear에서의 전파지연시간

2 Set up Time2. Set up Time

set up시간은 플립플롭의 입력신호가 플립플롭에서 안전하게 동작할 수 있도록 하는 시간도록 하는 시간

CP의 상승(하강)에지 변이 전에 입력값은 일정 시간 (set up ) 동안 유지해야 함.

50%D

50%D

50%CP

50%CP

ts(H)ts(L)

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3. Hold Time

hold time도 플립플롭이 신뢰성 있게 동작할 수 있도록 하는 시간

CP가 에지 변이 이후에도 입력값이 변해서는 안되는 일정한 시간CP가 에지 변이 이후에도 입력값이 변해서는 안되는 일정한 시간

50%

50%

CP

D

50%CP

th(H)

50%

th(L)

50%D

h(H) h(L)

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4 펄스 폭 (Pulse Widths)4. 펄스 폭 (Pulse Widths)fmax

Preset는 50%

tw(H)

CPtw(L)

50%

tw(L)

또는Clear

50%

5 최대 클럭 주파수 (Maximum Clock Frequency)

w(H) w(L)( )

5. 최대 클럭 주파수 (Maximum Clock Frequency)

최대 클럭 주파수 (Maximum Clock Frequency) 플립플롭의 동작속도 결정

최대 클록 주파수는 플립플롭이 안전하게 동작할 수 있는 최대 주파수최대 클록 주파수는 플립플롭이 안전하게 동작할 수 있는 최대 주파수

최대 클록 주파수 이하에서 동작시켜야 한다.

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6. 전력 소모(Power Dissipation)

전력소모 = DC 공급전압 × 평균 공급전류 )( cccc IVP ×=

플립플롭이 +5[V] DC 전원에서 동작하고 50[mA]의 전류가 흐른다면 전력 손실은 다음과 같다.

]mW[250]mA[50]V[5 =×=×= IVP

이와 같은 플립플롭이 10개로 구성된 디지털 시스템의 요구되는 전체 전력

]mW[250]mA[50]V[5 =×=×= cccc IVP

디지털 시스템에 공급되어야 하는 전류의 양

W][5.2]mW[2500]mW[25010 ==×=TOTP

디지털 시스템에 공급되어야 하는 전류의 양.

A][5.0]V[5

W][5.2==I

]V[5

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7. 기타 특성

디지털 논리 게이트의 전기적 특성에 있는 잡음 여유도, 팬-아웃, 팬-인 등이 플립플롭에도 적용될 수 있다.

8. 플립플롭의 parameter 비교Parameter TTL CMOSParameter (Times in ns)

TTL CMOS

7474 74LS112 74C74 74HC112

ts(set-up) 20 20 60 25th(hold) 5 0 0 0tPHL(from CLK to Q) 40 24 200 31tPLH(from CLK to Q) 25 16 200 31tPLH(from CLK to Q) 25 16 200 31tPHL(from to Q) 40 24 225 41tPLH(from to Q) 25 16 225 41PR

CLR

tW(L)(CLK LOW time) 37 15 100 25tW(H)(CLK HIGH time) 30 20 100 25tW(L)(at or ) 30 15 60 25CLR PR

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W( )( )

fMAX(in MHz) 15 30 5 20