Apostila Eletronica Digital

5/22/2018 Apostila Eletronica Digital

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Pontifcia Universidade Catlica do Rio Grande do SulFaculdade de EngenhariaEletrnica Digital - ECA

Prof. Fabian Vargas

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NDICE

INTRODUO AOS CIRCUITOS SEQUENCIAIS 03

1. LATCHES E FLIP FLOPS 08

1.1 LATCH RS NAND1.2 LATCH RS NOR1.3 FLIP-FLOP RS COM CLOCK1.4 LATCH D, FLIP-FLOP D, FLIP-FLOP T1.5 FLIP-FLOP D MESTRE-ESCRAVO ou D-MS1.6 ENTRADAS ASSNCRONAS

1.7 FLIP-FLOP JK MESTRE - ESCRAVO1.8 Aplicaes com Flip-Flops1.8.1 Exemplo 11.8.2 Exemplo 2

1.9 CIs de Flip-Flops1.10 Detectando uma Seqncia de Entrada

2. REGISTRADORES 18

2.1 Armazenamento e Transferncia Serial de Dados2.2 Transferncia Paralela de Dados2.3 Transferncia Serial de Dados: Registradores de Deslocamento2.4 Transferncia Serial entre Registradores2.5 Converso Paralelo-Paralelo2.6 Converso Srie-Paralelo2.7 Converso Paralelo-Srie2.8 Circuito Roteador ou Contador em Anel2.9 Diviso de Freqncia e Contagem


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3. CONTADORES 25

3.1 Contador de Mdulo 2n3.2 Contador de Mdulo < 2n3.3 Diagrama de Transio de Estados3.4 Contadores Sncronos (Paralelos)3.5 Contadores Sncronos com Carga Paralela

4. MQUINA DE ESTADOS (FSM): MEALY E MOORE 30

4.1. Mquina de Moore4.2. Mquina de Mealy4.3. Projeto de Contadores Sncronos

5. MEMRIAS RAM E ROM 385.1. Memrias SRAM e DRAM5.1.1 Introduo5.1.2 Organizao Interna de uma Memria5.1.3 Chip de Memria5.1.4 Mapeamento de Memria

5.2. Memrias ROM


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INTRODUO AOS CIRCUITOS SEQUENCIAIS

A figura 1 mostra o diagrama de blocos de um circuito seqencial. Umcircuito seqencial composto por um circuito combinacional e elementos dememria. As entradas e as sadas do circuito seqencial esto conectadassomente ao circuito combinacional. Os elementos de memria so circuitos

capazes de armazenar informao codificada em binrio. Algumas das sadas docircuito combinacional so entradas para os elementos de memria, recebendo onome de variveis do prximo estado. J as sadas dos elementos de memriaconstituem parte das entradas para o circuito combinacional e recebem o nome devariveis do estado atual. As conexes entre o circuito combinacional e oselementos de memria configuram o que se costuma chamar lao derealimentao, pois a sada de um bloco entrada para o outro e vice-versa. Ainformao armazenada nos elementos de memria num dado instante determinao estado em que se encontra o circuito seqencial. O circuito seqencial recebe

informao binria das entradas que, juntamente com a informao do estadoatual, determinam os valores das sadas e os valores do prximo estado (videfigura 1). Desta forma, fica evidente que as sadas de um circuito seqencialdependem no apenas das entradas, mas tambm do estado atual, armazenadonos elementos de memria. E o mesmo pode ser dito para as variveis de prximoestado. Em funo deste comportamento seqencial, um circuito seqencial especificado pela seqncia temporal de entradas, sadas e estados internos.


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Fig. 1. Diagrama de blocos de um circuito seqencial.

Os circuitos seqenciais podem ser divididos em dois tipos, conforme ocomportamento temporal dos seus sinais: sncronos e assncronos.

O comportamento de um circuito seqencial assncrono depende da ordemsegundo a qual as entradas mudam e o estado do circuito pode se alterar aqualquer tempo, como conseqncia de uma mudana de suas entradas. Oselementos de memria utilizados nos circuitos seqenciais assncronosapresentam uma capacidade de armazenamento que est associada diretamenteao atraso de propagao dos circuitos que os compem. Em outras palavras, otempo que esses circuitos levam para propagar uma mudana de suas entradasat suas sadas pode ser encarado como o tempo durante o qual eles retm osvalores aplicados antes da mudana, e esse fenmeno coincide com o conceito dememria, para os circuitos digitais. Nos circuitos seqenciais assncronos, oselementos de memria so compostos por portas lgicas que provem um atraso

de propagao com valor adequado para o funcionamento do circuito. Ento, umcircuito seqencial assncrono pode ser visto como um circuito combinacional comrealimentao. O projeto de circuitos com realimentao apresenta grandesdificuldades, uma vez que seu funcionamento correto dependente dascaractersticas temporais dos componentes (portas lgicas e fios). A principaldificuldade provm do fato de que os componentes apresentam atrasos que noso fixos, podendo serdiferentes mesmo para exemplares com mesma funo ede um mesmo fabricante. Desta forma, os circuitos seqenciais assncronos tmsido evitados, sempre que possvel, em favor do uso de circuitos seqenciais


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sncronos. Um circuito seqencial sncrono utiliza um sinal especial denominadode relgio (clock, em ingls) o qual tem a funo de cadenciar uma eventual trocade estado. A figura 2 mostra um exemplo de sinal de relgio. A forma de onda deum sinal de relgio dita montona, pois no se altera ao longo do tempo. Nelapodem ser identificados a borda de subida, a borda de descida, o nvel lgico zeroe o nvel lgico um. O tempo que decorre para o sinal se repetir denominadoperodo e representado por T. Por exemplo, o tempo entre duas bordas desubida sucessivas igual a T. Da mesma forma, o tempo entre duas bordas dedescida sucessivas igual a T.

Fig. 2. Exemplo de sinal de relgio (clock).

A freqncia de um sinal de relgio, representada por f, definida comosendo o inverso do perodo, ou seja:

Para medir-se o perodo, usa-se os mltiplos do segundo: ms (milissegundo= 10-3s), ms (microssegundo = 10-6s), ns (nanossegundo = 10-9s) e ps(picossegundo = 10-12s). Para medir-se a freqncia, usa-se os mltiplos do hertz:

kHz (quilohertz = 10+3Hz), MHz (megahertz = 10+6Hz) e GHz (gigahertz = 10+9Hz).Um hertz equivale a 1/1s (i.e., o Hertz o inverso do segundo).

Exemplo: um circuito digital sncrono cadenciado pelo uso de um sinal derelgio de 200 MHz. Qual o maior atraso permitido para um circuitocombinacional qualquer dentro deste circuito. Ora, se esse circuito deve trabalhar freqncia de 200 MHz, ento, cada um de seus blocos combinacionais deve terum atraso inferior ao perodo do relgio, o qual pode ser calculado por:


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Num circuito seqencial sncrono, o sinal de relgio determina quando oselementos de memria iro amostrar os valores nas suas entradas. Conforme otipo de circuito utilizado como elemento de memria, esta amostragem dasentradas pode ser sincronizada pela borda ascendente ou pela borda descendentedo relgio. Seja qual for o tipo de sincronizao, o tempo que transcorre entre

duas amostragens sucessivas equivale a T, o perodo do relgio. Isto implica que,qualquer mudana no estado de um circuito seqencial sncrono ir ocorrersomente aps a borda do sinal de relgio na qual seus elementos de memria sodisparados.

A figura 3 mostra o diagrama de blocos de um circuito seqencial sncrono.Os elementos de memria utilizados nos circuitos seqenciais sncronos sodenominados flip-flops. Um flip-flop um circuito digital que possui duas entradase duas sadas e capaz de armazenar um bit de informao. As duas entradasno so intercambiveis: uma reservada ao sinal de controle (relgio) e a outrarecebe o dado (bit) a ser armazenado. As sadas correspondem ao dado (bit)armazenado e ao seu complemento. O sinal de relgio determina o instante emque o flip-flop amostra o valor do dado, podendo corresponder a uma borda desubida ou a uma borda de descida, dependendo de como o flipflop constitudo.O diagrama da figura 3 mostra que o valor de cada varivel de estado armazenado num flip-flop especfico. Os valores que representam o prximoestado s so amostrados na borda ativa do relgio. Logo, o estado atual ficaarmazenado no conjunto de flip-flops at que uma nova borda do relgio chegue,quando ento o prximo estado passa a ser o estado atual e um novo prximoestado ser gerado pelo circuito combinacional.


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Fig. 3. Diagrama de blocos de um circuito seqencial sncrono.

Desde que devidamente alimentado com energia, um flip-flop pode manterindefinidamente um estado, at que os sinais de entrada assumam uma

configurao tal que o faam mudar de estado. Essa configurao depende decomo o flip-flop constitudo. O estado em que um flip-flop se encontrausualmente associado ao valor binrio que ele est armazenando. Desta forma,num dado instante, um flip-flop estar armazenando ou o valor lgico 1 (um) ou ovalor lgico 0 (zero), pois esses so os dois valores possveis para uma varivelBooleana.

Elementos de Memria:

Neste captulo estudaremos dispositivos lgicos com dois estados estveis,o estado SET e o estado RESET. Por isto, tais dispositivos so denominadosdispositivos biestveis.

Uma vez que estes dispositivos so capazes de reter indefinidamente o seuestado (SET ou RESET), eles so usados como elementos de armazenamento deinformao. Informalmente, dispositivos biestveis memorizam o seu estado.Estudaremos dois tipos de dispositivos biestveis: o latch e o flip-flop. Adiferena entre um latch e um flip-flop a maneira como ocorre a troca de estado:


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Um flip-flop muda seu estado por ao de um pulso de disparo, denominado declock. Por este motivo, um flip-flop caracterizado como um dispositivobiestvel sncrono, porque somente muda de estado em sincronismo com aocorrncia do pulso de clock.

Um latch, por sua vez, caracterizado como um dispositivo biestvelassncrono, porque muda de estado sem necessidade de sincronismo com umtrem de pulsos de controle (pulsos de clock).

1. LATCHES E FLIP FLOPS

1.1. LATCH RS - NAND

1.2. LATCH RS NOR

/SET /RESET Q /Q CONDIO

0 0 1 1 INVLIDA0 1 1 0 SET1 0 0 1 RESET1 1 Q /Q MEMRIA


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SET RESET Q /Q CONDIO

0 0 Q /Q MEMRIA0 1 0 1 RESET1 0 1 0 SET1 1 0 0 INVLIDA

1.3. FLIP-FLOP RS COM CLOCK

CLOCK SET RESET Q /Q CONDIO

0 0 0 Q /Q MEMRIA

0 0 1 Q /Q MEMRIA0 1 0 Q /Q MEMRIA0 1 1 Q /Q MEMRIA

1 0 0 Q /Q MEMRIA1 0 1 0 1 RESET1 1 0 1 0 SET

1 1 1 1 1 INVLIDA

1.4. LATCH D, FLIP-FLOP D, FLIP-FLOP T

Latch D:

Q

Q


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Flip-Flop D:

CLOCK D Q /Q CONDIO0 0 Q /Q MANTM0 1 Q /Q MANTM1 0 0 1 RESET1 1 1 0 SET

FF-D uma variao do FF-RS, onde as duas entradas esto unidasatravs de um inversor, e assim formando uma nica entrada (D).

1.5. FLIP-FLOP D MESTRE-ESCRAVO ou D-MS

CLOCK D QM /QM QS /QS

1 0 0 1 QS /QS0 0 QM /QM 0 11 1 1 0 QS /QS0 1 QM /QM 1 0

(QS)

(/QS)


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1.6. ENTRADAS ASSNCRONAS


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1.7. FLIP-FLOP JK

equivalente auma NAND


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CLOCK J K Q /Q

0 0 0 Q /Q0 0 1 Q /Q0 1 0 Q /Q0 1 1 Q /Q1 0 0 Q /Q1 0 1 0 11 1 0 1 0

1 1 1 INVERTE INVERTE

Exemplo de implementao de um FF-D edge triggered(disparado por bordade subida)


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1.8. APLICAES COM FLIP- FLOPS

1.8.1 EXEMPLO 1


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1.8.2 EXEMPLO 2


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1.9. CIS DE FLIP-FLOPS

1.10. Detectando uma Seqncia de Entrada


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tHL


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2. REGISTRADORES

2.1. Armazenamento e Transferncia de Dados

2.2. Transferncia Paralela de Dados

Obs: S e C omesmo que SET

e RESET


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2.3. Transferncia Serial de Dados: Registradores deDeslocamento

2.4. Transferncia Serial entre Registradores


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2.5. Converso Paralelo-Paralelo

2.6. Converso Srie-Paralelo


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2.7. Converso Paralelo-Srie

2.8. Circuito Roteador ou Contador em Anel

No contador em anel, uma das sadas dos flip-flops est em 1 e as outras est em 0. Por serum registrador de deslocamento, esse 1 transferido para o prximo flip-flop e assimsucessivamente. A tabela abaixo mostra a seqncia da contagem.

Para o perfeito funcionamento deste tipo de contador, um dos flip-flops deve ter inicialmenteo valor 1 e os outros 0. Isso pode ser feito atravs das entradas assncronas PRESET e CLEAR.


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2.9. Diviso de Freqncia e Contagem

Este circuito divide a freqncia do clock de entrada em 1/2nonde n onmero de flip-flops utilizados.


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Exerccios:

Questo 1: Dados os Flip-Flops D das Sesses 1.5 e 1.6 vistos anteriomente,apresente as sadas Q e /Q em funo das entradas D e Ck. Suponha que acondio inicial de Q 0.

D

Ck

Q

/Q

Tempo: 1 2 3 4 5 6 7 8

D

Ck

Q

/Q

Tempo: 1 2 3 4 5 6 7 8

FF-D,Sesso

1.5

FF-D,Sesso

1.6


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Questo 2:Dado o Divisor de Freqncia da Sesso 2.9, implemente um circuitoque divide a freqncia por 16 e apresente o Diagrama de Tempo parademonstrar seu funcionamento. Apresente tambm o circuito ao nvel de portaslgicas e calcule a freqncia mxima de operao deste, considerando que oatraso de uma porta NAND-2 1 ns.

Questo 3:Suponha que uma verso de 8 bits do Circuito Conversor Paralelo-

Srie (Sesso 2.7) esteja conectada ao Circuito Roteador ou Contador em Anelvisto na Sesso 2.8. Admitindo-se que:

a) a porta A de 8 bits de um microcontrolador esteja conectada aoCircuito Conversor Paralelo-Srie,

b) que a sada serial do circuito conversor acima controle a entrada Clockdo Contador em Anel, e

c) que as 4 sadas do Contador em Anel estejam conectadas a 4 rels quecomandam motores na linha de produo de uma dada fbrica,

responda: qual a sequencia de endereos que o microprocessador deve colocarna porta A para que ele envie ative cada um dos motores pelo menos uma vez(assuma que ativar os motores implica em enviar um nvel lgico alto para o relque controla o referido motor.

Questo 4: Dado o Circuito Roteador ou Contador em Anel e o diagrama detempo da Sesso 2.8, pergunta-se: qual era a condio inicial deste circuito antesdo primeiro pulso de clock?

3. CONTADORES

3.1. Contador de Mdulo 2n


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3.2. Contador de Mdulo < 2n

At que valor contaeste circuito?


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3.3. Diagrama de Transio de Estados

Explique o porqudestes pulsos


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3.4. Contadores Sncronos (Paralelos)


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3.5. Contadores Sncronos com Carga Paralela

Exerccio:Apresente o

Diagrama de Tempo

deste circuito


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4. Mquina de Estados (FSM): Mealy e Moore

As mquinas seqenciais sncronas se classificam quanto forma dafuno de sada, em dois grandes tipos:

- Mquina de Moore- Mquina de Mealy

Veremos a seguir as equaes que definem estas mquinas:

4.1. Mquina de Moore

As equaes que definem este tipo de circuito seqencial sncrono so:

Qi+1 = f (E,Qi) onde: f a funo prximo estadoS = g (Qi) g a funo de sada

Note que o estado futuro( Qi+1 ) depende do valor atual das entradase do estado em que o circuito se encontra. O valor das sadas (S), por outrolado, depende apenas do estado atual.


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O diagrama de blocos genrico desta mquina seria:

Obs: - f e g so implementados usando lgica combinacional.

- a memria (que em geral um registrador) guarda o estado atual Qi. Ela uma barreira temporal que, controlada pelo relgio (clock), impede a alteraodo estado, e portanto das sadas, antes do tempo previsto. Note que a cada ciclo

de relgio tem-se um novo Qi, e portanto, um novo Qi+1.

Numa mquina de Moore, o futuro (Qi+1) no consegue modificar opresente (Qi) devido barreira temporal. Quando chegar o tempo (clock), opresente se torna o passado e o futuro, presente.

4.2. Mquina de Mealy

Suas equaes so as seguintes:

Qi+1 = f (Qi, E) onde f: funo prximo estadoS = g (Qi, E) g: funo de sada

A diferena desta mquina para a de Moore que o valor das sadas(S) funo nosomente do estado atual, mas tambm do valor instantneo dasentradas. A mquina de Mealy til nas aplicaes em que a manifestao dasentradas sobre as sadas no pode ser postergada at o prximo estado Qi+1


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(isto , as sadas devem reagir imediatamente a condies especficas dasentradas).

O diagrama de blocos genrico da mquina de Mealy :

Aqui, o efeito das entradas faz parte do presente e manifestam-seimediatamente nas sadas (S). Pode inclusive haver mudanas nas sadas entretransies do relgio. Na mquina de Moore, o valor das sadas (S) funosomente do estado, s mudando junto com as mudanas do relgio (astransies), ou seja, na mquina de Moore a ao das entradas (E) s sersentida no prximo estado, e de maneira indireta, j que E influi em Qi+1 e estedeterminar os prximos valores das sadas. Por isso, a mquina de Mealy podeproduzir algumas sadas com avano de at um ciclo de relgio em relao mquina de Moore. Em geral, as mquinas de Mealy so mais econmicas emas difceis de se projetar.

Exemplo de Mquina de Moore:

Imaginemos um circuito digital que receba uma seqncia de entradas(valores numricos) e que coloque na sada o maior dos valores recebidos atento. E (o vetor de entradas) ter 4 bits e ser sempre positivo (variando,portanto, na faixa E = (0000)2 = 0 at E = (1111)2= 15). S (o vetor de sadas) uma varivel do mesmo tipo de E (inteiro positivo representado em 4 bits). Parafacilitar faremos S = Qi , isto , o prprio valor do vetor de estado a sada,


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tornando a funo g trivial (a funo identidade). A funo f pode ser enunciadacomo:

Se E>Qi { Qi = S}ento Qi+1 = E {prximo valor de S ser E}seno Qi+1 = Qi {prximo valor de S ser o atual}

Este circuito conhecido como Comparador de Magnitude.

Obs.: o sinal adicional RESET uma entrada assncrona, queserve para inicializar o circuitoseqencial (por exemplo, foraro estado de RQ para (0000)2antes do incio do

funcionamento).

- Supusemos RQ sensvel borda de subida de CK.

- T = perodo do relgio (clock) = 1/ffreqncia


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A funo f poderia ainda ser mais detalhada :

CM= Comparador de MagnitudeMUX= Multiplexador 2:1

Comparador: Se E >= QiEnto MAIOR = 1

Seno MAIOR = 0


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Multiplexador: Se SELECT = 1Ento Qi+1=ESeno Qi+1=Qi

4.3. Projeto de Contadores Sncronos

Projeto de um contador Up/Down que conta 012:


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Contador Up/Down de 3 Bits em Cdigo Gray


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5. Memrias RAM e ROM

5.1 Memrias SRAM e DRAM

5.1.1 Introduo

Num contexto de sistemas computacionais a palavra memria utilizada para designar um

conjunto de registradores no qual so armazenados programas e dados. Sob o ponto de vista do processador,

no h muita diferena se estes programas so sistemas operacionais, assemblers, compiladores ou softwares

de aplicao tais como editores de texto, planilhas ou jogos eletrnicos. importante observar que a mesmainformao que considerada dadoem um momento, pode transformar-se em cdigono momento seguinte.

Por exemplo, quando o sistema operacional est carregando um editor de texto na memria, o conjunto de

instrues que formam o programa do editor de texto considerado como dadopelo sistema operacional.

O desenvolvimento e expanso da tecnologia de fabricao de circuitos integrados para

armazenamento de dados determinaram o grande avano dos computadores digitais. At 1970, as memrias

de ncleo de ferrite eram de uso corrente. Entretanto, por causa de seu alto custo, grande consumo e

limitaes em velocidade foram substitudos pelas memrias a semicondutores que lideram o mercado at

hoje.

Entre as principais caractersticas para se avaliar memrias, podemos destacar as seguintes:

- Densidade: Nmero de bits armazenados por rea fsica. Est relacionado capacidade total dearmazenamento.

- Velocidade: Se refere rapidez com que os dados podem ser acessados (lidos) ouarmazenados(escritos).

- Potncia: Potncia consumida ou dissipada pela memria.

- Custo: Custo para armazenamento por bit, ou seja, o valor do semicondutor dividido pelo nmerode bits que pode armazenar.

No manuseio de memrias comum o uso de expresses referentes aos modos de operao, aosterminais de entrada/sada, capacidade de armazenamento e a sinais de controle. Dentre estas, cabe ressaltar:

- Escrita (Write): Termo usado para o procedimento de armazenamento de uma informao binriana memria. Numa operao de escrita, a informao colocada nas entradas de dados copiada numa posioou endereo da memria.

- Leitura (Read): Termo usado para o procedimento de obteno, ou busca, de uma informaoarmazenada em uma memria. Numa operao de leitura, a informao armazenada na posiocorrespondente s entradas de endereo e copiada nos bits de sada.

- Palavra (Word): Corresponde informao formada por um grupo de bits armazenado em umadeterminada posio de memria que chamamos de endereo.

- Endereos (Address): Correspondem aos terminais do circuito integrado usados para identificaruma certa posio de memria.

- Entrada de Dados (Data Input): Correspondem aos terminais do circuito integrado usados paraintroduo dos dados a serem armazenados.


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- Sada de Dados (Data Output): Correspondem aos terminais do circuito integrado onde serocolocados os dados armazenados numa dada posio da memria, em uma operao de leitura.

- Byte: Termo usado para uma informao binria que contm 8 bits.

- Kilobyte: Termo usado para um conjunto de 1.024 bytes.

- Memria voltil: aquela que perde seu contedo na ausncia de alimentao.

- Memria fixa: aquela que no perde seu contedo na ausncia de alimentao.

- Habilitao do CI (Chip Enable): Um terminal do circuito integrado, quando polarizadoconvenientemente habilita ou desabilita a operao do chip provocando uma reduo na potncia dissipada eimpedindo a operao de escrita e leitura. Normalmente tais entradas so designadas por CE (Chip Enable)quando a habilitao com NL1 ou CE barrado quando a habilitao com NL0. Alguns chips sodesignados por CS (Chip Select) em vez de CE, porm ambos tm a mesma finalidade.

As memrias podem ser divididas em dois tipos: Memrias apenas de Leitura (ROM) e Memrias deAcesso Aleatrio (RAM).

As memrias ROM so do tipo no voltil e permitem o acesso aleatrio a qualquer um dosendereos. Permite apenas a leitura do contedo e destinada a guardar uma informao de formapermanente. As memrias RAM so do tipo voltil e permitem o acesso aleatrio a qualquer um dosendereos tanto para a escrita quanto para a leitura. So usadas para armazenar temporariamente asinformaes, tais como os programas dos usurios (principalmente de computador).

5.1.2 Organizao Interna de uma Memria

Uma memria constitui-se de uma matriz (array) de clulas de memria, cada clula com

capacidade de armazenar um bit. Da mesma forma que em programas de alto nvel, estes arrays podem ser

unidimensionais ou multidimensionais. Para reduzir o nmero de linhas necessrias para comunicar o

endereo da clula (ou palavra) que est sendo endereada, o endereo fornecido pelo processador

codificado em N linhas de endereo. Dado este endereo, preciso utilizar um circuito decodificador para

identificar dentre as 2N

possveisposies de memria, qual que est sendo lida/escrita. Um possvel circuito

decodificador ilustrado na fig. 6.1. O circuito que implementa o decodificador desta figura mostrado na

fig. 6.2.

Fig. 6.1.Circuito decodificador de 3 para 8 linhas.


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Fig. 6.2.Circuito que implementa o decodificador de 3 para 8 linhas.

Observe que para um codificador de 3 linhas de endereo para 8 linhas de dados so necessrias 8

portas AND com 3 entradas por porta.

Numa estrutura de array unidimensional, um nico decodificador necessrio, conforme ilustrado

na fig. 6.3. Considere uma memria com 4 Kbits (4096 bits). Para enderear individualmente cada um dos

bits desta estrutura so necessrias 12 linhas de endereo. Na estrutura unidimensional necessrio um

decodificador com 4096 portas AND, cada uma com 12 entradas.

Para simplificaros decodificadores, arrays bidimensionaisso mais comumente utilizados para

implementar memrias. A mesma memria de 4Kbits pode ser endereada atravs de 6 linhas de endereo

de linha e 6 linhas de endereo de coluna. Esta memria precisa de dois decodificadores, cada

decodificador com 64portas AND, com 6 entradas cada uma. Isto representa uma economia de 4096 - (2 x

64) =3968portas AND. Uma estrutura interna bidimensional mostrada na fig. 6.4.

Fig. 6.3.Estrutura interna unidimensional de uma memria.


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(a)

(b) (c)

Fig. 6.4. Memria RAM: (a) Estrutura interna bidimensional de uma memria; (b) Clula de memriaSRAM; (c)Clula de memria DRAM

Gnd

Bit node(Capacitor Drain-Bulk)


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A figura seguinte mostra que a RAM dinmica apresenta um terminal a mais em relao RAM esttica,responsvel peloRefresh(revivamento) a fim de no perder o contedoarmazenado dentro das clulas.

A tabela abaixo mostra os valores que devem ser inseridos nos terminais CE e WE para que se

possa acessar a memria para leitura e escrita.

Alm da vantagem de reduo na complexidade dos decodificadores, um array bidimensional

pode reduzir o nmero de pinos necessrios no chip de memria . Isto feito atravs da multiplexao

dos pinosque fornecem o endereo de linha e de coluna. A fig. 6.5 ilustra os processos de multiplexao e

demultiplicao que ocorre para cada par de linhas fora e dentro do chip, respectivamente. Observe que uma

estrutura similar mostrada na fig. 6.5 ter que ser construda para cada par de linhas de endereos que

compartilham pinos do chip.


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Fig. 6.5.Multiplexao de linhas de endereo para compartilhamento de pinos.

Por exemplo, o chip de memriaPD4216800da NEC Electronicsque possui uma capacidade dearmazenamento de 2 Mbytes tem apenas doze linhas de endereo. Isto conseguido endereando os dados

no bit-a-bit, mas byte-a-byte. O que significa que cada uma das clulas do array de memria armazena no

mais um bit, mas sim um byte. Ainda assim, doze linhas de endereo seriam apenas suficiente para enderear

212

= 4096 = 4Kbytes. Como feita a mgica?

A mgica realizada por uma multiplexao externa ao chip das linhas de endereo e uma

demultiplexao interna como ilustra a fig. 6.6. Neste chip especificamente so utilizadas 12 linhas de

endereo para enderear as linhas da matriz de memria e 9 linhas para as colunas. Portanto temos uma matriz

de 212

x 29

= 4096 x 512 = 221

= 2.097.152 = 2Mbytes.

Fig. 6.6.Representao do chip PD4216800.

Pergunta: possvel implementar a mesma organizao de memria (2 Mbytes) com apenas11 linhas de endereo? E com 10?

Com 11 linhas, sim: implementando o array de clulas com fator de forma quase igual a 1. Assim,

multiplexa-se as 11 linhas de endereo para as linhas da matriz e depois dez das onze linhas para as colunas,

num total de 211

x 210

= 221

bytes acessados. Com 10 linhas de endereo no possvel: 210

x 210

= 220

= 1.048.576 = 1Mbytes.

A0

A1


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5.1.3 Chip de Memria

Agora que conhecemos a estrutura interna de uma memria, podemos subir um nvel de abstrao econsiderar memrias como chips prontos, que podemos utilizar em um sistema computacional baseado emmicroprocessadores. Um destes chips representado na fig. 6.6.

RAS(Row Address Strobe) o sinal que indica para o chip de memria que o endereo da linha da

memria que est sendo acessada est presente no barramento de endereo. CAS(Column Address Strobe)

indica que o endereo da coluna da memria que est sendo acessada est presente no barramento de

endereos e WE indica que a operao de escrita (quando est ativado) ou de leitura (quando est

desativado)1.Para operar adequadamente, os sinais de endereo e dados devem ser fornecidos ao chip de memria

em sincronismo com os sinais de controle (RAS, CAS e WE). O diagrama de tempos simplificado para ociclo de leitura apresentado na fig. 6.7.

Fig. 6.7.Diagrama de tempo simplificado do ciclo de leitura do PD4216800.

5.1.4 Mapeamento de Memria

Considere um chip de memria capaz de armazenar 2 Mbytes e suponha que queremos

implementar um sistema microprocessado com capacidade de armazenamento de 16 Mbytes, cuja memria

organizada em palavras de 16 bits. Como organizaramos este sistema?

Soluo: Uma forma natural de organizar esta memria seria colocar dois chips PD4216800 ladoa lado para formar uma palavra de 16 bits, e utilizar 4 destas combinaes para alcanar os 16 Mbytes de

memria desejado. Supondo que esta rea de 16 Mbytes de memria inicie no endereo 0000.0000, a

organizao desta memria ficaria conforme indicado na tabela 6.1.

1A barra em cima do nome do sinal indica que o sinal ativo baixo, isto , o sinal deve ser consideradoativado ou verdadeiro quando o seu nvel eltrico baixo e desativado ou falso quando o seu nvel eltrico alto.


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ENDEREOS

(23 bits)

Dados (16 bits)

31 0 15 8 7 0

PalavrasEndereveis

0000 0000001F FFFF

Mem0 Mem1 2M

0020 0000003F FFFF

Mem2 Mem3 2M

0040 0000005F FFFF

Mem4 Mem5 2M

0060 0000

007F FFFF Mem6 Mem7 2M

Tabela 6.1.Organizao do espao de endereamento de memria.

Como a tabela 6.1 indica, as linhas de endereamento A22e A21(A22/A21= 00, 01, 10, 11, para

Mem0/Mem1, Mem2/Mem3, Mem4/Mem5, Mem6/Mem7, respectivamente) so utilizadas para fazer a

seleo entre os 4 slotsdo sistema. Estas linhas podem ser usadas como entradas de um decodificador cujas

sadas so utilizadas na gerao de um sinal de Chip Select(CS)para os respectivos slots, conforme ilustrado

na fig. 6.8.

Mem0/Mem1

Mem2/Mem3

Mem4/Mem5

Mem6/Mem7

Chip Select's:

A22

A21

22 21 20 19

Linhas de EndereoBancos deMemria

Mem0/Mem1

Mem2/Mem3

Mem4/Mem5

Mem6/Mem7

0 0 0 00 0 1 1

0 1 0 00 1 1 1

1 0 0 01 0 1 1

1 1 0 01 1 1 1

Fig. 6.8.Decodificador de endereos.


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Fig. 6.9.Organizao do Sistema de Memria com capacidade para 16MBytes e palavras de 16 bits.


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Exerccio:

Dada uma clula de memria RAM, pergunta-se.

a) esssa clula de uma RAM esttica ou dinmica? Justifique.

b) Preencher a tabela abaixo indicando se os transistores MOS esto cortados (0 =) ou conduzindo

(= 1), de acordo com a ordem dos fatos.


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5.2 Memrias ROM, PROM, EPROM e E2PROM

A seguir, estudaremos as memrias ROM que possuem as seguintes classificaes:

ROM (Read Only Memory): Essa foi o primeiro tipo de memria da famlia ROM que surgiu e ainformao gravada pelo fabricante atravs da queima de componentes (diodos, fusveis ou transistoresbipolares) em uma matriz conforme a solicitao do projetista.

O funcionamento por queima de componentes muito simples. Sempre que houver a necessidade de

se gravar 1 mantm-se a integridade do componente, caso contrrio queima-se o mesmo. Para uma memriaconstituda de fusveis, quando se coloca Vcc no terminal de entrada de um fusvel, obtm-se na sada onvel lgico 1. No entanto, quando se coloca Vcc no terminal de entrada de um fusvel queimado, obtm-se na sada o nvel lgico 0, formando assim a lgica de gravao de uma memria do tipo ROM.

A utilizao da memria ROM tem duas grandes desvantagens:

1- Como a gravao depende do fabricante, o projetista fica sujeito a morosidade da entrega damemria gravada.

2-O custo alto, viabilizando o uso da memria apenas para produtos produzidos em larga escala,pois a aquisio de memrias em grandes volumes reduz o custo por unidade.

PROM (Programmable Read Only Memory): Esse tipo de memria soluciona os problemaslevantados pelas desvantagens do uso da memria ROM, pois nesse caso a gravao feita pelo prprioprojetista. Essa gravao funciona da mesma maneira que na ROM, ou seja, por queima de componentes(normalmente diodos ou fusveis).

O procedimento para a queima dos componentes fornecido pelos fabricantes e especfico para cadacircuito. A gravao executada atravs de um aparelho chamado Gravador de PROM, que tem comofuno a queima dos componentes conforme a tabela de gravao do projeto.

A memria PROM apresenta ainda uma grande desvantagem, pois uma vez programada (gravada)no pode ser apagada para correes ou nova utilizao. Isto ocorre porque uma vez que houve a queima doscomponentes impossvel a sua substituio.

EPROM (Erasable Programmable Read Only Memory): Essas memrias podem serprogramadas e reprogramadas pelo usurio, ou seja, em caso de erros de programao o chip no precisa serdescartado, como no caso das memrias ROM e PROM. A programao (gravao) feita pela aplicao desinais eltricos convenientes em pinos do chip e indicados pelos fabricantes.

A EPROM um dispositivo com arquitetura similar s PROMs, mas do tipo MOS (Metal OxideSemicondutor), onde o conjunto inteiro das informaes armazenadas pode ser apagado atravs da aplicaode raios ultravioleta em uma janela de quartz localizada numa das faces do chip. Este raio deve possuircomprimento de onda em torno de 2.537 , uma potncia prpria indicada pelo fabricante e ser aplicadodurante um intervalo de tempo situado entre 10 e 30 minutos. A gravao feita atravs de circuitoseletrnicos especiais, ou seja, um aparelho chamado de Gravador de EPROM.


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Essa memria implementada usando o princpio de armazenamento do tipo Floating-gateAvalanche Injection MOS. Num transistor PMOS, um potencial negativo aplicado ao gate produz um canalde conduo de cargas positivas (buracos) entre a fonte e o dreno. No transistor NMOS, para causar aconduo da fonte para o dreno e o conseqente armazenamento de cargas negativas no gate, devemos aplicarum pulso da ordem de 25 a 50 volts na juno p-n (dreno / fonte). Cerca de 20 a 30 % da carga armazenada seperde depois de 20 anos. Ver figura abaixo.

Transistor nMOS Transistor pMOS

O pulso de programao aplicado em um pino prprio do circuito no qual foram polarizadas aslinhas de dados e endereos. A durao tpica desse pulso da ordem de 1 ms e encessrio 1 destes pulsospara cada endereo que se deseja programar na EPROM. O apagamento ocorre quando os eltronsarmazenados retornam ao substrato pela exposio aos raios ultravioletas.

E

2

PROM (Electrically Erasable Programmable Read Only Memory): Neste tipo dememria, tanto a gravao como a desgravao so feitas por sinais eltricos, ou seja, pode-se ler e escreverna memria E

2PROM sem ter a necessidade de retirar-la da placa de circuito impresso para apagar-la e depois

gravar-la novamente no aparelho gravador. A principal tecnologia utilizada a nMOS. Na verdade umtransistor MOS modificado que usado como um capacitor de carga que alcana um tempo dearmazenamento entre 20 e 30 anos.

Uma tenso elevada e da ordem de 20 volts entre a porta e dreno provoca a induo de cargas nasportas flutuantes que ali permanecem quando a tenso retirada. Uma tenso reversa apaga a cargaarmazenada. Desta forma, tanto a programao como o apagamento pode ser feito por endereos de memria.No preciso apagar toda a memria para corrigir algum dado ou usar a memria com novos valores.

Tambm no necessrio retirar os circuitos integrados dos soquetes. A memria E2PROM pode ser

inteiramente gravada ou apagada em um tempo da ordem de 10 ms.

Essa memria pode ser confundida com a RAM uma vez que pode ser lida e escrita no prprio

circuito, porm a E2PROM quando gravada permanece com os dados armazenados mesmo que se retire sua

alimentao, o que caracterstica bsica de uma memria da famlia ROM, sem contar que a arquitetura similar da EPROM.


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Dimensionamento de Memrias:

O dimensionamento de memrias igual para qualquer tipo de memria, seja da famlia ROM ou dafamlia RAM. Para melhor compreender o dimensionamento ou tamanho de memria, vamos exemplificaratravs das figuras seguintes:

As figuras A e B representam uma determinada memria da famlia ROM totalmente fictcia. Afigura A representa a forma como os bits so armazenados dentro da memria, ou seja, cada linha significaum endereo, que conforme o exemplo dado, vai de 0 a 2.047, resultando num total de 2.048 endereos.Verifique que nesse exemplo cada endereo tem 10 bits, sendo que no total essa memria tem 20.480 bits. Odimensionamento dado na seguinte formato:

Nesse exemplo ento, a memria tem tamanho de 2.048 x 10, ou seja, 2.048 endereos sendo que emcada endereo tem 10 bits. Nesse exemplo, como existem 2.048 endereos ento existem 2.048 pinos no chippara poder acessar cada um desses endereos?

Claro que no, pois se voc reparar na figura B (pinagem do circuito integrado) vai observar queexistem 11 pinos para o endereamento dos 2.048 endereos, que vai do pino A0 at o pino A10. Isso possvel devido a seguinte frmula:

Nmero de endereos = 2Nmero de pinos de endereo

O nmero de pinos de sada da memria depende de quantos bits existem por endereo, pois desta

forma se houver 10 bits por endereo, esse invlucro ter 10 pinos de sada (Q), onde cada pino de sadarepresenta um bit gravado no determinado endereo. Por exemplo: se for acionado o endereo 3 da memriafictcia anterior, devemos introduzir nos pinos de entrada o seguinte cdigo: 00000000011 e a sada damemria ser 0111011000. No devemos esquecer de introduzir 0 no pino CE para poder habilitar amemria. Ainda com esse exemplo fictcio, podemos mostrar as 3 maneiras de se dimensionar uma memria:

2.048 x 10 ou 2K x 10 ou 2 11x 10

Quando for comprar uma memria, nunca se deve solicitar ao vendedor pelo tamanho (dimenso) damesma e sim pelo cdigo obtido atravs dos databooks dos fabricantes de memrias. Caso no tenha otamanho necessrio para o projeto, deve-se ento partir para a Associao de Memrias.


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Configurao Interna da Memria:

A construo interna de uma memria da famlia ROM feita pelo processo matricial conforme odesenho seguinte. No caso de memrias do tipo ROM ou PROM que funcionam por queima de componentes(diodo, fusvel ou transistor bipolar), o seu princpio de construo feito atravs do cruzamento de todos osendereos com todas as sadas pelo sistema matricial, onde cada cruzamento constitudo por um doscomponentes a serem queimados conforme a convenincia. J nos casos da EPROM ou da E 2PROM tambm pelo processo matricial descrito acima, s que em cada cruzamento fazem parte os transistores da famliaMOS que evidentemente neste caso no sero queimados e sim polarizados convenientemente.

Verificando-se o exemplo da configurao interna da figura, nota-se que o cruzamento dos endereos com assadas d-se atravs de diodos (no caso ainda virgens). Sendo uma ROM ou PROM tanto pode ter noscruzamentos diodos como fusveis ou transistores que funcionaro pela queima dos mesmos.

Se a memria for constituda internamente por transistores bipolares, o tempo de acesso deaproximadamente 50 ns. Tempo de acesso significa o perodo decorrido desde o momento em que a memriafoi endereada at que a palavra esteja disponvel na sada da memria.

As memrias EPROM ou E2PROM so constitudas com o mesmo tipo de arquitetura interna, ou sejamatricial (endereos por sadas), s que o cruzamento feito atravs de transistores da famlia MOS.

O tempo de acesso atravs de dispositivos MOS de aproximadamente 400 ns. A vantagem do transistorMOS por ser mais econmico, mas em compensao mais lento que o bipolar.

Exemplo: Determine como ser a gravao de uma memria ROM 8 x 4, conforme a tabela abaixo:

Resposta: O desenho abaixo representa uma memria ROM virgem de tamanho 8 x 4, ou seja, 8endereos (3 pinos de entrada) por 4 bits por endereo (4 pinos de sada). Observe que o DEMUX tem a


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funo de decodificar os 3 pinos de entrada (A2, A1 e A0) em 8 endereos, onde cada endereo corresponde auma coluna e cada sada corresponde a uma linha. O cruzamento das colunas com as linhas feito atravs dosdiodos (ainda no queimados).

A prxima figura representa o circuito interno da memria ROM com os componentes j queimadossegundo a tabela de gravao necessria para a realizao do suposto projeto. Os diodos queimados estoausentes no desenho e em seu lugar aparece uma pequena mancha que representa a queima do componente.

Vamos introduzir nos pinos de entrada da memria os seguintes dados: A2 = 0, A1 = 0 e A0 = 0.Dessa maneira o DEMUX vai acoplar a sua entrada (Vcc) com a primeira sada (S0). Isto significa que S0est em NL1 enquanto as demais sadas do DEMUX esto em NL0. Observe agora que o fio que sai de S0est fazendo contato apenas com a 3 e 4 linhas atravs dos diodos, enquanto que a 1 e 2 linhas no fazemcontato com o fio de S0, pois estes diodos foram queimados. Dessa maneira, o NL1 vai parar apenas nassadas Q1 e Q0 do DEMUX, enquanto que Q3 e Q2 esto em NL0.

Assim, temos: A2 = 0, A1 = 0 e A0 = 0 resultando em Q3 = 0, Q2 = 0, Q1 = 1 e Q0 = 1, conformesolicitado pela tabela de gravao do projeto. A cada combinao estabelecida nos pinos de entrada damemria, ser chamada uma das sadas do DEMUX. Conforme a sada do DEMUX que foi acoplada ao Vcc,encontrar um conjunto de componentes inteiros e queimados de acordo com a convenincia da gravao edesta maneira teremos um conjunto de sadas da memria diferenciada para cada conjunto de entradas.


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Exerccio: Dado o circuito interno da memria abaixo, determine os itens a seguir:

a)A dimenso desta memria.b)A tabela de gravao.c) possvel apagar essa memria? Justifique.d)Qual a finalidade do CE (Chip Enable) ou CS (Chip Select)?

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