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뉴로모픽 시스템용 시냅스 트랜지스터의 최근 연구 동향

글 _ 남재현, 장혜연, 김태현, 조병진

충북대학교 신소재공학과

차세대 반도체 재료특 집

CERAMIST

Abstracts

Lastly, neuromorphic computing chip has been extensively studied as the technology that directly mimics efficient

calculation algorithm of human brain, enabling a next-generation intelligent hardware system with high speed and

low power consumption. Three-terminal based synaptic transistor has relatively low integration density compared to

the two-terminal type memristor, while its power consumption can be realized as being so low and its spike plasticity

from synapse can be reliably implemented. Also, the strong electrical interaction between two or more synaptic

spikes offers the advantage of more precise control of synaptic weights. In this review paper, the results of synaptic

transistor mimicking synaptic behavior of the brain are classified according to the channel material, in order of silicon,

organic semiconductor, oxide semiconductor, 1D CNT(carbon nanotube) and 2D van der Waals atomic layer present.

At the same time, key technologies related to dielectrics and electrolytes introduced to express hysteresis and

plasticity are discussed. In addition, we compared the essential electrical characteristics (EPSC, IPSC, PPF, STM,

LTM, and STDP) required to implement synaptic transistors in common and the power consumption required for unit

synapse operation. Generally, synaptic devices should be integrated with other peripheral circuits such as neurons.

Demonstration of this neuromorphic system level needs the linearity of synapse resistance change, the symmetry

between potentiation and depression, and multi-level resistance states. Finally, in order to be used as a practical

neuromorphic applications, the long-term stability and reliability of the synapse device have to be essentially secured

through the retention and the endurance cycling test related to the long-term memory characteristics.

Key words: Synaptic transistor, Channel materials, Dielectric, Synaptic plasticity, Neuromorphic chip

1. 서론

인간의 뇌는 1000억 개의 뉴런과 100조개의 시냅스로

구성된 매우 복잡한 신경 네트워크지만 20 W 정도의 낮

은 전력만으로도 고도의 연산 및 사고 과정들을 초 병렬

적으로 빠르게 처리해주는 바이오 컴퓨팅 시스템이다. 최

근, 뇌의 효율적인 정보 처리 및 저장 메커니즘을 소프트

웨어 및 하드웨어로 모방하여 구현하는 인공지능 기술이

빅데이터 처리의 핵심 기술로 대두되고 있다. 특히, 뉴로

모픽 컴퓨팅 칩은 인간의 뇌 구조와 연산 과정을 하드웨

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CERAMIST뉴로모픽 시스템용 시냅스 트랜지스터의 최근 연구 동향차세대 반도체 재료특 집

어로 직접 구현하는 기술로써 빠른 속도와 저전력으로 효

율적인 지능 연산이 가능하기 때문에 전세계적으로 관련

연구가 폭발적으로 증가하고 있는 추세이다. 현존 컴퓨터

는 중앙처리장치와 메모리 컴포넌트로 나뉘어져 있어 정

보 처리의 병목(bottleneck) 현상이 발생할 수 밖에 없는

시스템의 구조적인 한계가 있지만, 뉴로모픽 칩은 정보처

리와 정보저장을 동일 컴포넌트로 동시에 처리가 가능한

매우 효율적인 컴퓨팅 시스템이다. 일반적으로 뉴로모픽

시스템은 뉴런과 시냅스소자로 구성되어 있으며 정보 전

달의 핵심 과정을 담당하는 시냅스의 전기적 거동을 모방

하는 기술이 특히 중요하다. 정보 처리 및 저장 과정에서

중요한 역할을 하는 가중치(weight)는 신경 시냅스의 연

결 강도를 의미하고 저항 값으로 구분되는데 전자소재의

전자적 또는 이온적 특성을 제어하여 다치(multi-level)

의 저항 변화 특성을 구현해왔다.1–4) 초창기 시냅스 소자

연구에서는 이미 확립된 실리콘 반도체 공정 기술을 바탕

으로 상보성 금속 산화물 반도체(CMOS, Complementary

Metal Oxide Semiconductor) 기반 집적 회로로 시냅스

의 스파이크 특성이 구현되었지만 단위 시냅스 특성 구현

을 위해 상당히 많은 트랜지스터가 필요함에 따라 시스템

이 복잡해지는 문제뿐만 아니라 집적도 또한 감소되는 한

계가 있었다. 이런 한계점을 극복하기 위해 멤리스터

(memristor)와 시냅스 트랜지스터(synaptic transistor)

소자 아키텍처가 제안되었다. 멤리스터는 높은 집적도로

구현이 가능하고 저항 변화 메모리 기술로부터 점진적으

로 발전했기 때문에 연구 결과의 축적도와 기술의 성숙도

가 상당히 높은 편이다.5,6) 그렇지만 단위 소자당 소비되

는 전력량이 상대적으로 높은 단점이 있다. 반면, 3단자

(소스, 드레인, 게이트 전극) 형태의 시냅스 트랜지스터

는 상대적으로 집적도가 낮은 반면 전력 소비량이 작고

스파이크 발생 및 전기적인 가소성을 신뢰성 있게 구현

가능하며, 또한 2개 이상의 시냅스 스파이크의 강한 전기

적 상호반응성은 시냅스 가중치(synaptic weight)를 보

다 정밀하게 제어할 수 있는 장점을 부여한다.7)

신경세포 시냅스에서 pre-neuron과 post-neuron사

이 경로에서 K+/Ca+ 이동에 의해 스파이크(spike) 전류

가 발생하게 되는데 이는 모든 정보전달, 처리 및 저장 과

정에서 상당히 중요한 역할을 하게 된다(Fig. 1a). 신경

시냅스에서 발생하는 다양한 전기적 특 성들은 결국 시냅

Fig. 1. (a) 뇌 신경 네트워크 및 인공 시냅스 트랜지스터 이미지.8) (b) Pre-synaptic spike 인가시 발생하는 EPSC 커브 특성.8) (c) Pre-synaptic spike의 전압크기에 따른 EPSC 진폭 변화.9) (d) 인가된 펄스의 지속시간에 따른 EPSC.9) (e) 펄스 지속시간에 따른 에너지 소비량 변화.9) (f) 펄스전압 조건에 따라 변화하는 potentiation과 depression 특성.9)

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스 트랜지스터 소자를 통해 모방할 수 있다. 인공 시냅스

특성 구현을 위해 필수적인 전기적 파라미터들을 하나씩

기술하면, EPSC (excitatory post-synaptic current)와

IPSC (inhibitory post-synaptic current)는 펄스 전압

형태의 전기적 입력신호(pre-synaptic spike)에 반응하

는 시냅스 채널의 출력신호 전류 값을 의미한다(Fig.

1b).8)보통 이런 출력 값은 임의적으로 변조가 가능하기

때문에 시냅스 가소성(synaptic plasticity) 이라 하며 학

습과 기억 과정에서 매우 중요한 역할을 하게 된다.

EPSC는 보통 msec 시간 스케일로 지속되며 pre-

synaptic spike의 펄스전압이 크고 인가시간이 길수록

EPSC의 진폭은 커지며 에너지 소모량도 증가한다(Fig.

1c-e).9) 그리고 pre-synaptic spike를 양 또는 음의 펄

스 전압 형태로 연속 인가하면 전류상태가 점진적으로 변

화하는 potentiation과 depression이 발생한다(Fig.

1f). STP (short-term potentiation)와 STD (short-

term depression)를 포함하는 단기기억(STM, short-

term memory) 능력 또한 EPSC를 통해 구현될 수 있다.

PPF (paired-pulse facilitation)는 연속적으로 인가되

는 입력 펄스로 인해 발생하는 시냅스 전류의 향상 및 촉

진을 의미하고 첫 번째 EPSC의 크기(A1)에 대한 두 번째

EPSC의 크기(A2)의 비율로 나타내며 일반적으로 입력

펄스 사이의 시간 간격이 짧을수록 최종 전류 진폭 값은

커진다(Fig. 2a).10) 예를 들면, Fig. 2b에서 보이는 것처

럼 pre-synaptic spike 사이의 시간 간격이 작을 때는

PPF 값이 상대적으로 증가하지만 시간 간격이 커지면

Fig. 2. (a) 연속적으로 인가된 pre-synaptic spike 조건에서의 PPF (paired-pulse facilitation) 특성10). (b) Pre-synaptic spike의 interval 시간에 따른 PPF 특성 변화10). (c) 연속적인 입력 펄스인가에 따른 LTM (long-term memory) 특성10). (d) STDP (spike timing dependent plasticity)특성.8)

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PPF 값은 감소하게 되는데 이는 입력 펄스의 시간 간격

이 짧을수록 스파이크 사이에서의 interaction이 강화되

기 때문이다. PPF 값이 100에 근접하면 STM 특성이 발

현되나 Fig. 2c와 같이 높은 PPF값은 결국 장기기억

(LTM, long-term memory) 특성을 모방할 수 있다. 또

한, pre-synaptic spike와 post-synaptic spike의

interval time에 따른 시냅스 가중치(synaptic weight)

의 변화를 STDP (spike-timing-dependent-

plasticity)라 한다(Fig. 2d).8)

시냅스 트랜지스터 특성을 구현하기 위해서는 반도체

채널과 전류의 스파이크 특성을 발현시킬 수 있는 유전층

이 가장 중요한 요소 기술로 인식되고 있으며 최근에 가

장 활발히 연구되고 있는 분야는 전해질 기반의 전기적

이중 층(EDL, electrical double-layer)을 활용하는 연

구이다(Fig. 3a,b).11) EDL층에서는 매우 낮은 전압 만으

로도 고밀도의 전하를 축적할 수 있으며 강한 커페시턴스

커플링을 제공해 쉽게 스파이크를 발생시키기 때문에 관

련 연구가 상당히 많이 진행되었다. 이 외에도 전하 트랩

레이어나 강유전체 소재 등을 활용하여 스파이크를 발생

시키는 소재들이 개발되었다. 또 다른 시냅스 트랜지스터

의 핵심 소재는 채널에 해당되는 반도체이다. 특별히 본

논문에서는 대표적인 시냅스 반도체 채널을 소재별로 구

분하고 스파이크 특성을 발현하기 위해 도입된 유전층 아

이디어 및 시냅스 특성 결과에 대한 최근 연구 동향을 소

개하고 앞으로 해결해야 할 이슈들을 논의하고자 한다.

구체적으로, 실리콘, 유기물 반도체, 산화물 반도체, 1D

CNT 와 2D 반데르발스 원자층 소재 순서로 기술할 예정

이다.

2. 실리콘(Silicon) 시냅스 채널 소재

일반적으로 전통 실리콘 트랜지스터는 DRAM과

Fig. 3. (a) 게이트 전압이 인가되지 않았을 때 수소이온 분포. (b) 양의 게이트 전압 인가 후 채널과 전해질 경계면에 형성된 EDL층11)

Fig. 4. (a) 시냅스 집적 파트와 action-potential 발생 파트로 구성된 Si 기반의 시냅스 트랜지스터 설계도12). (b) Si 시냅스 소자의 STDP 특성.15)

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SRAM을 포함한 휘발성 메모리 및 floating gate 구조

형태의 비 휘발성 메모리 등으로 응용 분야가 상당히 방

대하며, 이미 상업적으로 확립된 Si MOSFET (metal

oxide semiconductor field effect transistor) 공정 기

술을 활용하기 때문에 소자 안정성이 매우 뛰어나고 수율

또한 상당히 높은 장점을 지니고 있다. 초창기 실리콘 시

냅스 트랜지스터 연구에서는 floating gate 구조가 활용

되었으며 펄스 전압을 조절하여 LTP 및 LTD 등의 중요

한 전기적 특성을 구현하여 장기기억을 모방하였다.13) 그

후 분리된 두 개의 게이트를 갖는 실리콘 floating body

시냅스 트랜지스터를 개발하여 장·단기 기억 특성을 모

방하였다.14) 서울대학교 연구진은 floating gate를 갖는

트랜지스터를 이용하여 이중 전류 미러 및 서로 다른 출

력특성을 갖는 두 개의 인버터를 기반으로 한 CMOS 아

날로그 뉴런 회로를 개발하였다.12,15) 또한, 아날로그 회로

를 활용하여 추가적인 스위칭 및 논리연산 기능 없이

potentiation, depression, excitation, inhibition,

STDP와 같은 신경 네트워크의 중요한 시냅스 기능들을

데모하였으며 3pJ 정도의 낮은 소비전력을 보여주었다

(Fig. 4a,b).12,15) 실리콘 시냅스 연구분야는 트랜지스터

가 연결된 회로 레이아웃 설계 기술이 여전히 핵심이다.

최근에는 SiNM (silicon nanomembrane) 채널과

chitosan 멤브레인을 활용하여 플렉서블 시냅스 트랜지

스터를 개발하였고, 관련 소자에서는 chitosan 전해질층

에 존재하는 수소 이온(H+, proton) EDL층으로 인해

EPSC, PPF, STM등과 같은 전형적인 시냅스 특성이 보

고되었다.16)

3. 유기물(Organic) 반도체

유기물 기반의 전자소자는 저비용의 용액공정을 활용하

여 대면적 생산 및 유연소자에 활용할 수 있는 이점 때문에

유기 전기화학 트랜지스터(OECT, organic electrochemical

transistor) 기반의 시냅스 전자소자 분야에서도 상당한 연

Fig. 5. (a) PEDOT:PSS 채널 기반의 시냅스 OECT (organic electrochemical transistor) 소자의 모식도. (b) 생물학적 시냅스 기능을 모방한 시냅스 OECT. (c) presynaptic pulses의 패턴.17)

Fig. 6. (a) 뇌 신경 네트워크를 모방한 ONW (Organic Nanowire) 시냅스 트랜지스터 모식도. (b) 펄스전압 극성에 따른 potentiation 과 de-pression 특성.18)

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구가 진행되어 왔다. 예를 들면, PEDOT:PSS (poly(3,4-

ethylenedioxy-thiophene):polystyrene sulfonate)

전도성 고분자 채널과 PDMS well에 속박된 전해질

(electrolyte)로 구성된 OECT소자를 디자인하여 시냅스

의 전기적 특성을 데모하였다(Fig. 5a-c).17) 또한

PEDOT:PSS 동일 고분자를 시냅스 트랜지스터로 이용

하여 읽기-쓰기 같은 연산을 방식 프로그램으로 모델링

하는 연구도 진행되었다.19) 동일 연구 그룹에서는 인가된

게이트 전압이 전해질과 PEDOT: PSS 채널층에 심각한

전기적 특성 변화를 일으킨다는 것을 발견하였고 이 때문

에 장기 기억 특성 구현이 어렵다는 것을 관찰하였다.

PEDOT:PTHF (poly (3,4-ethylenedioxy-thiophene)

를 채널로 이용하면 상대적으로 안정한 유기물 시냅스 트

랜지스터 특성 구현이 가능하다는 것이 보고되었다.20) 또

한, poly (3-hexylthiophene-2,5-diyl) (P3HT) /

2,7-dioctyl BTBT (C8-BTBT-C8) 같은 콘쥬게이트 반도

체 폴리머와 액체 전해질로 구성된 시냅스 트랜지스터가

보고되었으며,21) poly (3-hexylthiophene) (P3HT) 반도

체 채널과 ionic liquid와 P(VDF-TrFE) 하이브리드 물

질을 전해질로 디자인한 구조도 보고되었다.22) 이와 같이

전해질 기반 시냅스 소자에서는 EDL이 채널과 하이브리

드 전해질의 경계층에 형성되어 낮은 동작 전압 특성 뿐

만 아니라 큰 히스테리시스 특성을 일으켜 우수한 성능의

유기 시냅스 소자를 구현할 수 있는 가능성을 제공하지

만, 액체로 구성된 게이트 전해질 때문에 시냅스 특성의

재현성과 안정성이 떨어지는 치명적인 단점이 발생하게

된다. 이를 보완하기 위해 수용액 상태의 전해질 대신에

Ion-gel 형태의 전해질을 이용하여 EDL 효과를 일으키

는 동시에 소자의 장기 안정성과 신뢰성을 일정 부분 향

상시킨 유기 시냅스 트랜지스터가 보고되었다.23) 또는,

DNTT (dinaphtho[2,3-b:2′,3′-f] thieno[3,2-b]

thiophene) 유기 채널소재와 알루미늄 charge-

trapping 층을 활용하여 히스테리시스 특성 및 전기적

시냅스 특성을 일으키는 유기 시냅스 트랜지스터가 최근

에 개발되었다.24) 최근 포항공대 연구진은 P3HT/PEO

(polyethylene oxide) core-sheath 구조의 유기 나노와

이어를 이용하여 시냅스 트랜지스터를 제작하였다(Fig.

6a,b).18) 300nm의 채널 사이즈로 집적화 된 유기 시냅스

어레이 소자는 시냅스 소자 하나당 대략 1 fJ 정도의 매

우 적은 소비전력만으로도 구동이 가능하기 때문에 생물

학적 시냅스의 에너지 소비(~ 10 fJ)량과 필적할 만한 수

준의 결과를 보고하였다. 최근에, 유기 트랜지스터 기반

의 촉각 인식 센서와 PDPP3T채널과 chitosan전해질로

구성된 유기 시냅스 소자를 연결하여 압력 touch 신호를

처리할 수 있는 장치가 데모되었으며 이는 유기 관련 시

냅스 연구에서 상당히 진일보한 기술로 인식될 수 있

다.25)

4. 산화물 반도체(Oxide semiconductor)

일반적으로 금속 산화물 반도체는 높은 이동도 및 큰

밴드갭 특성으로 인해 투명 소자에 적용이 가능하며 상온

에서 대면적 공정이 가능하기 때문에 차세대 디스플레이

의 구동 소자로서 상당한 각광을 받고 있다. 한편, 이런

독특한 산화물 반도체 소재를 이용하여 뉴로모픽 시스템

용 시냅스 소자의 전기적 특성을 구현하는 연구가 상당히

많이 진행되어 왔다. 최근 5년간의 시냅스 관련 연구 논

문을 조사한 결과 다른 소재들에 비해 월등히 많은 연구

결과들이 보고되어 왔다. CMOS 회로를 모방하여 시냅스

특성을 모방한 강유전체(ferroelectric) 기반의 인공 시냅

스 소자가 개발되었다.27) 하지만, CMOS 논리 회로 설계

를 통해 시냅스 기능을 구현하는 방식은 원천적으로 낮은

집적도를 극복할 수 없기 때문에 단일 산화물 트랜지스터

소자를 통해 시냅스 특성을 모방하는 연구가 상대적으로

큰 관심을 받고 있다. 채널 소재로는 IZO (Indium zinc

oxide) 또는 IGZO (Indium gallium zinc oxide)가 대표

적이며, 시냅스 가소성은 EDL 형성 메커니즘을 기반으

로 작동하는 소재들이 주로 보고되어왔다. 대표적으로 전

해질은 nanogranular SiO2 또는 다양한 액체 및 ion-

gel 형태의 물질이 있다.

우선적으로 IZO채널을 활용한 시냅스 트랜지스터 소

자 연구결과를 서술하겠다. 특별히, 스퍼터 시스템을 이

용하여 쉐도우 마스크와 기판을 50 ㎛ 정도 이격시켜 형

성된 self-assembled 산화물 반도체 채널과

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nanogranular SiO2 또는 chitosan 기반의 전해질을 시

냅스 가소성 소재로 활용한 연구 결과들이 상당히 많이

보고되었다.10,26,28–35) 대표적으로 IZO 반도체 필름과

P-doped nanogranular SiO2 시냅스 트랜지스터 제작

과 관련된 간단한 공정 모식도와 제작된 시냅스 소자의

transfer curve의 히스테리시스 특성이 Fig. 7a,b에 나

타나있다. 뉴로모픽 반도체 시스템의 집적화를 위해 필수

적인 핵심 요건 중의 하나는 시냅스 소자의 초 저전력 구

동이며, 이를 실현하기 위해 다양한 연구 전략이 소개되

었다. 예를 들면, RF 스퍼터링을 이용하여 증착 된 IZO

채널과 nanogranular SiO2로 구성된 시냅스 트랜지스

터의 경우 1V와 10ms의 펄스전압 인가 시 스파이크당

160 pJ의 에너지가 소모되었다.36) Nanogranular SiO2

기반의 self-assembled IZO 시냅스 트랜지스터의 스파

이크당 평균 소비 에너지는 약 180 pJ인 반면,10) 아세트

산이 도핑 된 chitosan 멀티 게이트를 사용하면 소비전

력을 26 pJ까지 감소시킬 수 있었다.31) Chitosan

membrane위에 증착 된 self-assembled IZO는 3.9 pJ

의 더 낮은 전력으로도 작동되는 시냅스 소자가 구현되었

다.34) Chitosan이나 nanogranular SiO2뿐만 아니라 시

냅스의 가소성 특성을 구현하기 위한 소재로 PSG

(phosphorosilicate glass),37,38) methylcellulose, Ion

gel, 3-triethoxysilylpropylamine graphene-oxide

같이 다양한 소재들을 활용해 IZO산화물 반도체 시냅스

트랜지스터 특성이 구현되었다.39–42) 특별히, 칭화대학교

연구팀은 ITO를 소스, 드레인, 게이트 전극으로, SiO2 전

해질은 EDL 층, IZO는 채널층으로 활용하여 모든 구성

요소를 산화물 소재로 제작하였다.11,43)

IGZO를 채널로 이용한 시냅스 트랜지스터의 연구 또

한 상당히 활발하게 진행되어 왔다.38,44–54) IGZO 반도체

소재는 일반적으로 IZO 필름에 비해 낮은 전하 농도를 보

유하고 있기 때문에 요구되는 소모전력이 상대적으로 낮

은 장점이 있다. 대표적으로, IGZO를 채널로 이용하여

에너지 소비를 펄스 스파이크 당 약 0.2 pJ까지도 획기적

으로 줄인 연구 결과가 최근 보고되었다.45,46) 한편, 난양

이공대학교 연구팀은 high-k Al2O3를 유전체로 사용하

고 게이트 전압 대신 UV 빛을 IGZO 채널에 펄스 형태로

인가하여 빛 에너지에 의해 전류 특성이 modulation되

는 독특한 소자 특성을 구현하였다.53) 명지대학교 연구팀

은 Pt/HfOx/n-IGZO 구조에서 발생하는 memcapaci-

tance 현상, 즉 게이트 전압에 따라 하이브리드 유전체의

capacitance가 변하는 메커니즘을 이용하여 기존과 차별

화된 시냅스 전자소자를 개발하였다.54) 이는 기존의

CMOS 회로의 에너지 소모량 보다 현저하게 낮은 연구

결과이지만 궁극적으로 100조개 이상의 시냅스 소자들을

집적화해 총 소비전력 20 W 수준급의 뉴로모픽 칩을 구

현하기 위해서는 단위 시냅스의 에너지 소모량이 10fJ수

준으로 더욱 낮아져야 한다.

대표적인 산화물 반도체인 IZO와 IGZO뿐만 아니라

다양한 산화물이 시냅스의 채널 소재로 사용되었다. 예를

들면, ZnO는 대표적인 바이오 적합성 산화물 소재로서

high-k Ta2O5와 집적화 후 시냅스 트랜지스터로 활용

가능하였다(Fig. 8).55,57) 이런 구조에서는 Ta2O5의 산소

이온(O2-) 전도성을 통해 게이팅 효과가 증폭되었고 결국

0.2V의 낮은 입력 전압 인가조건에서 35pJ의 상대적으

로 낮은 에너지가 소비되었다. ZnO기반의 EDL 트랜지

Fig. 7. (a) 스퍼터로 증착 된 self-assembled IZO 기반의 시냅스 트랜지스터. (b) 관련 소자의 Vgs-Ids 전기적 특성26)

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CERAMIST뉴로모픽 시스템용 시냅스 트랜지스터의 최근 연구 동향

스터를 전 공정 용액 기반 공정으로 제작한 flexible 시냅

스 트랜지스터 결과 또한 최근에 보고되었다.58) 또한,

IWO59), SnO2 나노와이어,60,61), Li1-xCoO262), ITO 채널63)

같은 다양한 산화물 기반의 채널 소재들이 보고되었다.

특별히 난징 대학교 연구진은 ITO채널에 PSG 필름을 이

용해 EDL 트랜지스터를 제작하였고 계면 전기화학적 도

핑을 통해 EDL 트랜지스터의 채널 전도성은 초기 시냅

스의 가중치에 따라 서로 다르게 조절될 수 있음을 보고

하였다(Fig. 9).56) 한편 시냅스 가소성 소재로 GO

(graphene oxide)뿐만 아니라,42) GO와 chitosan을 혼

합한 높은 전기용량의 전도성 전해질을 이용하여 시냅스

트랜지스터를 제작하였으며,64,65) Sodium Alginate

(SA) 필름을 전해질로 사용한 멀티 게이트 시냅스 트랜지

스터도 보고되었다.66,67) 특별히, polysaccharide 가소성

소재는 PET 유연 기판에 제작되어 우수한 벤딩 특성을

나타낼 뿐만 아니라 증류수에 쉽게 용해될 수 있어

“green” 뉴로모픽 플랫폼에 적합하였다.8)

5. 카본나노튜브 (Carbon nanotube)

CNT (carbon nanotube)는 채널 스케일링 특성이 우

수할 뿐만 아니라 이동도가 매우 높고 낮은 소비전력으로

구동이 가능해 시냅스 소자로 활용가치가 상당히 큰 소재

이다. UCLA 연구진은 CNT 채널소재와 반도체 폴리머

전해질을 이용하여 탑 게이트형 시냅스 트랜지스터를 제

작하여 스파이크당 7.5 pJ의 낮은 에너지 소비를 보여주

Fig. 8. 펄스 인가시 ZnO/Ta2O5 시냅스 트랜지스터의 계면에서 발생하는 산소이온의 거동 및 연속적인 펄스에 반응하는 EPSC 전기적 특성.55)

Fig. 9. 시냅스 트랜지스터의 작동 메커니즘의 도식화된 이미지 및 초기 시냅스의 가중치(전류)에 따라 달라지는 EPSC gain변화.56)

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Fig. 10. (a) 한 쌍의 뉴런을 연결하는 시냅스(위) 및 관련 시냅스 트랜지스터 회로의 작동 모식도 (아래).68) (b) CNT 시냅스 트랜지스터의 STDP 특성.68) (c) 눈의 망막을 통해 수신된 시각 입력 처리 과정 모식도.69) (d) flexible 기판위에 집적화된 CNT 시냅스 트랜지스터 어레이.69)

Fig. 11. (a) 광 펄스를 통해 구동되는 CNT/graphene 시냅스 트랜지스터. (b) 광과 전압 입력에 따라 다르게 발생하는 PSC 변화. (c) 게이트 전압 조건에 따라 달라지는 LTP 특성. (d) CNT/graphene 시냅스의 가소성 메커니즘.70)

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었다.2) 또한 CNT 채널층 위에 반은 p-doping SU8 소

재로 증착하고 나머지 반은 n-doping Al2O3를 증착시켜

형성된 p-n 쇼트키 장벽을 활용하여 가소성을 극대화함

과 동시에 전력 소모량을 상당히 줄인 CNT 시냅스 트랜

지스터 소자 특성 결과를 보고하였다.71) 국민대학교 연구

진은 CNT 시냅스 트랜지스터의 게이트 유전체 내에

floating gate로서 얇은 Au 층을 삽입하여 시냅스 가소

성 특성을 구현하였고 또한 종이 기판에서도 데모함으로

써 flexible 시냅스 어레이 소자 로서의 응용 가능성을 보

여주었다.69) 최근에, 동일 연구진은 CNT 시냅스 트랜지

스터와 CMOS를 결합한 신경 모폴로지 시스템을 통해 거

대한 신경망 병렬처리를 모방하였으며 이에 기반한 시스

템 레벨의 글자 패턴인식 데모 테스트를 통해 실제적인

뉴로모픽 시스템으로서의 응용 가능성을 검증하였다

(Fig. 10a-d).68,69) 충북대학교 연구진은 PI (polyimide)

층에 PCBM (6,6-phenyl-C61 butyric acid methyl

ester) 유기 저분자 소재를 첨가하여 전자를 트랩시킬 수

있는 핵심 나노 하이브리드 소재로 활용하여 안정적인

EPSC전류 특성을 보여주었다.72) 특히 PI층 기반의 레퍼

런스 소자나 단일 층의 PI:PCBM을 적용한 소자에 비교

해 double PI:PCBM이 적용된 시냅스 소자는 상대적으

로 전력 소모가 낮으며 안정적인 시냅스 트랜지스터 특성

을 가능하게 하였다. 난징 대학교 연구팀은 CNT/

graphene heterostructure를 채널 소재로 사용하여 광 조

사에 의해 STP 및 LTP 등의 주요한 시냅스 특성을 모방하

였다.70) 특별히 LTM특성은 광 스파이크에 의해 발생되

는 hole 캐리어가 SiO2계면에 순간적으로 트랩되기 때문

에 발생하며 게이트 전압 조건에 따라 다른 양상을 보인

다(Fig. 11a-d). 이런 광 스파이크 기반의 시냅스 트랜지

스터는 광학 컴퓨팅의 핵심 노드로서 활용될 수 있기 때

문에 궁극적으로 신경 시각 신호 처리를 위한 지능형 반

도체 시스템으로도 활용이 가능하다.

6. 2D 반데르발스 소재

(2D van der Waals materials)

초창기 2D 반데르발스 물질인 그래핀은 실리콘을 대체

할 꿈의 소재로 불리우며 상당한 주목을 받아왔으나 밴드

갭이 없는 물성 한계로 인해 스위칭 소자 로서의 응용은

쉽지 않은 실정이 되었다. 한편, 이에 대한 대안으로 다

양한 반도체 2D 전이금속 칼코겐 화합물(TMDs,

transition metal dichalcogenides)이 존재하며 대표적

으로 MoS2, MoSe2, WS2, WSe2 등이 있다. 2D TMDs소

재는 밴드갭 조절이 용이하며 빠른 전하 이동도와 낮은

전력소모 특성 뿐만 아니라 실리콘 스케일링 한계를 뛰어

넘는 장점이 있다. 이 때문에 차세대 트랜지스터의 채널

소재 뿐만 아니라 시냅스 소재로서의 가능성을 타진하는

연구들이 최근에 상당한 주목을 받고 있다. 펜실베니아

주립 대학교 연구팀은 시냅스 가소성 생성을 위한 추가적

인 공정 없이 공기 중의 분자가 MoS2 표면에 흡착되거나

MoS2/SiO2 계면에 전자의 trapping과 detrapping 메커

니즘에 의해 관련 히스테리시스 및 가소성 현상이 발생한

다고 제안하였다.74) 난징 대학교 연구팀은 폴리 비닐알콜

(PVA, poly vinyl alcohol)을 수소이온 전도성 전해질로

활용하여 펄스 당 23.6 pJ의 낮은 에너지를 소비하는

MoS2 시냅스 트랜지스터를 데모하였다.75) 또한, MoS2를

산화시켜 합성된 α-MoO3 2D 채널소재와 Ionic liquid

전해질을 사용하여 만든 소자의 PSC (post-synaptic

current) 에너지는 약 9.6 pJ로 상당히 낮은 전력소비 값

을 보여주었다.9) WSe2와 phosphorus trichalcogenides

물질인 NiPS3 및 FePSe3를 채널 물질로 하며 PEO (poly

ethylene oxide)에 LiClO4를 용해하여 Li이온(Li+) 전도

성을 가지는 폴리머를 이용하여 시냅스 트랜지스터를 구

현하였는데 Li이온이 채널 층간에 흡착되는 현상을 이용

하여 펄스 스파이크당 약 30fJ의 초 저전력 작동이 가능

한 시냅스 소자를 구현하였다.76) 2D TMDs 소재 이외에

도 USC 대학교 연구팀은 POX/BP (black phosphorus)

를 증착하여 채널로 사용하거나 또는 BP/SnSe

heterostructure를 채널로 사용하여 결정 이방성 2D BP

시냅스 트랜지스터를 개발하였다.77,78) 가장 최근에, 노

스 웨스턴 대학교 연구팀은 다결정 MoS2소재 기반의 2

단자 저항 변화 스위칭과 3단자 트랜지스터 게이팅 효

과가 결합된 형태의 메모리 트랜지스터(멤트랜지스터,

memtransistor)를 최초로 보고하였다(Fig. 12a-

14 || 세라미스트

남재현, 장혜연, 김태현, 조병진특 집

CERAMIST

f).73) 게이트 전압(VG)을 고정 시킨 후 드레인 전압을 듀

얼 sweep으로 측정 하였을 때 저항이 다른 고 저항 상태

(HRS, high-resistance state)와 저 저항 상태(LRS,

low-resistance state)가 관찰되는 동시에 저항 변화의

범위는 게이트 전압에 따라 제어되는 독특한 소자를 개발

하였다. 여러 번의 sweep cycle에서도 HRS와 LRS의 특

성이 유지되어 높은 전기적 내구성도 보였으며 다결정질

MoS2 사용을 통해 전례가 없는 heterosynaptic

plasticity특성뿐만 아니라 potentiation, depression,

STDP 시냅스의 전기적 특성을 신뢰성 있게 구현하였다.

7. 결론

지금까지 뇌의 시냅스 거동을 모방한 시냅스 트랜지스

터에 대한 연구 결과를 채널 소재별로 구분해서 살펴봄과

동시에 히스테리시스 및 가소성을 발현하기 위해 도입된

유전체 및 전해질과 관련된 핵심 기술들을 살펴보았다.

그리고, 시냅스 트랜지스터를 구현하기 위해 필요한 필수

적인 전기적 특성들(EPSC, IPSC, PPF, STM, LTM,

STDP 등)과 단위 시냅스 작동에 필요한 소비전력 또한

비교 검토하였다. CMOS 회로 설계 및 공정 기술이 핵심

인 아날로그 회로 기반의 Si 시냅스 트랜지스터는 높은

소비전력과 고집적화의 한계로 최근에는 유전체 내

floating gate나 trapping 층을 도입하여 단일 소자를 통

해 시냅스 특성을 구현하는 연구가 진행되고 있는 추세이

다. 유기물의 경우에는 저온공정 및 저비용 제조가 가능

하고 생체 친화력의 장점이 있어 채널과 전해질 물질 모

두 유기물로 제작된 형태의 시냅스 소자가 활발하게 진행

되고 있었고 특히 최근에 유기 나노와이어를 이용하여 fJ

스케일의 에너지 소비를 구현한 결과는 상당히 인상적이

다. 그럼에도 불구하고, 유기 채널소재나 액체 전해질의

내구성과 장기 안정성 평가는 거의 관련 결과를 찾을 수

없기 때문에 이를 검증하는 연구가 동시에 병행되어야 할

것이다. 산화물 반도체는 고성능 이동도 및 투명성이 확

보되고 또한 간결한 저온 공정이 가능해 대면적 디스플레

이의 back-plane 구동 회로로 상당한 연구가 진행되어

왔다. 이 때문에 산화물 반도체는 시냅스 관련 소재 중에

서 가장 많은 연구가 진행되었다. 특히, 수소이온 전도도

모델에 의해 가소성을 발현하는 전해질 EDL층 시냅스 트

랜지스터에 관련된 연구가 활발하게 진행되었다. CNT

나노 소재가 가지고 있는 다양한 물리적 성질의 이점 때

문에 CNT 시냅스 트랜지스터에 대한 연구가 최근까지도

상당히 많이 진행되었다. 한편, 원자 층 두께의 2D 반데

르발스 물질을 통해 시냅스 트랜지스터를 구현하려는 연

Fig. 12. (a) 다결정 2D MoS2 memtransistor 소자 구조. (b) VG 변화에 따른 ID-VD 히스테리시스 곡선. (c) sweep cycles 횟수에 대한 HRS 및 LRS의 산포. (d) 6단자 memtransistor 구조에서 2와 4단자의 I24-V24곡선. (e) 양의 펄스전압과 음의 펄스전압 인가시 발생하는 PSC전류 변화 차이 (f) 2D MoS2 memtransistor 소자의 STDP 곡선73)

제21권 제2호, 2018년 6월 || 15

CERAMIST뉴로모픽 시스템용 시냅스 트랜지스터의 최근 연구 동향

구가 최근 들어 관심이 증폭되고 있는데 2D 소재의 높은

이동도와 양자역학적으로 속박된 채널 구조는 fJ 에너지

스케일의 초 저전력 시냅스 트랜지스터를 가능하게 했으

며 가장 최근에는 MoS2 memtransistor를 통해 시냅스

의 가소성을 더욱 미세하게 튜닝하여 궁극적으로 더욱 복

잡한 학습 처리 기능을 보유한 뉴로모픽 시스템에 응용이

가능할 것으로 예측된다.

궁극적으로 뉴로모픽 시스템에 적합한 시냅스 소자를

개발하기 위해서는 위에서 열거한 필수적인 전기적 특성

(PSC, PPF, STM, LTM, STDP 등)뿐만 아니라 최종적

으로 뉴런과 같은 다른 회로들과 집적화 했을 때 고려해

야 하는 다른 전기적 특성 요건들 또한 상당히 중요하게

된다. 예를 들면, 뉴로모픽 시스템의 패턴 인식의 정확도

를 높이기 위해서는 시냅스 소자 저항 변화의 선형성

(linearity), potentiation과 depression 특성의 대칭성

(symmetry), 다양한 저항 상태를 확보한 다치성(multi-

level) 등이 확보되어야 한다. 또한 실제적으로 뉴로모픽

칩으로 실용화되기 위해서는 LTM 특성과 관련된 long-

term retention 및 endurance cycling 테스트를 통한

시냅스 소자의 장기안정성 및 신뢰성이 필수적으로 검증

되어야 한다. 이와 같이 뉴로모픽 시스템은 전통적인 트

랜지스터나 다른 전자소자와는 다르게 시냅스의 엄격한

요구 조건들로 인해서 소재 탐색부터 특성 제어, 구조 디

자인, 집적화, 시뮬레이션, 응용분야 데모 연구에 이르기

까지 좀더 치밀하고 장기적인 전략을 요구하고 있다. 뇌

과학, 화학, 물리, 공학, 소프트웨어 등 매우 광범위한 다

학제적인 지식 활용이 필수적인 연구분야이기 때문에 관

련 분야 학자들 간의 긴밀한 공동연구 및 활발한 교류를

통해 뉴로모픽 시스템의 비약적인 발전과 진보를 기대해

본다.

8. 감사의 글

이 성과는 2018년도 정부(과학기술정보통신부)의 재원

으로 한국연구재단의 지원을 받아 수행된 연구임(No.

2017R1C1B1005076)

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75. Jiang, J. et al. 2D MoS2 Neuromorphic Devices for Brain-Like Computational Systems. Small 13, 1700933 (2017).

76. Zhu, J. et al. Ion Gated Synaptic Transistors Based on 2D van der Waals Crystals with Tunable Diffusive Dynamics. Adv. Mater. 30, 1800195 (2018).

77. Tian, H. et al. Anisotropic Black Phosphorus Synaptic Device for Neuromorphic Applications. Adv. Mater. 28, 4991–4997 (2016).

78. Tian, H. et al. Emulating Bilingual Synaptic Response Using a Junction-Based Artificial Synaptic Device. ACS Nano 11, 7156–7163 (2017).

남재현

2013년-현재 충북대학교 신소재공학과

학·석사연계과정

김태현

2013년-현재 충북대학교 신소재공학과

학·석사연계과정

장혜연

2015년-현재 충북대학교 신소재공학과

학·석사연계과정

조병진

2007년 하이닉스 반도체 공정엔지니어

2012년 광주과학기술원 신소재공학과 박사

2013년 UCLA 기계항공우주공학과 Post-doc

2013년-2017년 재료연구소 선임연구원

2017년-현재 충북대학교 신소재공학과 조교수