Un Architettura Risc - PipelineIl Processore Deluxe - DLX

Processore DeluxeL’ARCHITETTURA

• HARVARD architecture• An easily decoded instruction set • A simple load/store instruction set

• Register File architecture• Design for pipelining efficiency

Caratteristiche Principali

L’architettura DLX è una famiglia di processori RISC proposta nel 1990 da Hennessy e Patterson per illustrare le funzonalità di processori commerciali della famiglia Risc:

AMD 29K, DEC 3100, IBM 801,Intel i860, MIPS, Motorola 88k, Sun SPARC

1

Microprocessore DLX

MemoriaProgrammi

MemoriaDati

CPU - DLX

Microprocessore DLX

C.U.

Architettura HARVARD

MemoriaProgrammi

MemoriaDati

CPU - DLX

C.U.

EASILY DECODED Instruction Set

32bits 32bitsC.O. Op.1 Op.2 DestSIMPLE C.U.

Address32bits

Microprocessore DLX

MemoriaProgrammi

MemoriaDati

CPU - DLX

C.U.

LOAD / STORE Instruction Set

LOAD

STORE

32bits

32bitsAddress32bits Byte, Half Word, Word

Single, Double

DATA Type

Microprocessore DLX

MemoriaProgrammi

MemoriaDati

CPU - DLX

C.U.

LOAD / STORE Instruction Set

Address32bits

Indirizzabile al Byte in modo allineato

Microprocessore DLX

Address32bits1

6

15

14

13

12

11

10

9876543210

accessi non allineati a 16 bits

accessi allineati a 16 bits

Indirizzabile alla word in modo allineato

C.U.

RegisterFile ALU

CPU - DLX

32 Registri da 32bitsIn una architettura LOAD / STOREle Istruzioni ALU dialogano con la MEM interna

CPU a 32bits32bits

Special Registers

Contienel’indirizzoin memoria

dell’istruzione corrente

Contienel’indirizzoin memoria

dell’istruzione chiamante la

subroutine

Contienel’indirizzoin memoria

dell’istruzione o del dato da

prelevare oda scrivere

Contieneil dato

prelevato inmemoria oil dato dascrivere inmemoria

PC IAR MAR MDR

Architettura a Registro

Microprocessore DLX

Reg. a 32bits

Caratteristiche Tecniche• 32 Registri da 4 Byte General Purpose REGISTER (GPR)• 32 Registri Floating Point (FGP) Single Precision da 4 Byte (16 registri Floating Point Double Precision da 8 Byte)• Registri Speciali (PC, IAR, MAR, MDR) da 4 Byte

• Integer data (Byte, Half Word da 2 Byte, Word da 4 Byte)• Floating point data (Single e Double precision)

• Architettura LOAD/STORE • 32 bits di addressing • Big Endian mode (l’indirizzo punta al bit più significativo)• Dati indirizzabili al Byte (Byte, Half Word, Word) in modo

allineato• Istruzioni fixed da 4 Byte allineate a 32 bit

• Architettura PIPELINE (istruzioni a 5 fasi operative)

• Architettura HARVARD (memorie differenti per istruzioni e dati)2

CPU a 32bits

Microprocessore DLX

Aritmetica

Mem. Esterna

3

ArchitetturaMicroprocessore DLX

32 Reg. 32bits

32bits

32bits32bits

32bits

32bits

32bits

32bits32bits

3

ArchitetturaC.O. Op.1 Op.2 Dest

C.O.

Op.1Op.2

Dest

ADD R1 #5 R3

R1

#5

R3

R1

R3

32bits

32 Reg. 32bits

32bits

32bits32bits

32bits

32bits

32bits

32bits32bits

Microprocessore DLX

Regs[R3] <- Regs[R1] + 5