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8/7/2019 sdig_problemas

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Departamento de Ingeniera Electrnica de Sistemas Informticos y Automtica 1

Problemas del Tema 1

1.1. Obtener las tablas de estado correspondientes a los siguientes diagramas:

1.2. Obtener los diagramas de estado correspondientes a las siguientes tablas de estado:

A B C

1,0 1,0

1,00,1

0,0

0,0

A B

1,00,0 -,0

A B C D

1,1 1,1 0,11,0

0,01,0

0,1

0,0

A B

11,1

01,0 01,1

00,0

10,110,0

A B

C

1,00,0

1,0

0,0

1,1

A B

C D

0,0

0,0

0,01,0

1,1-,0

A B

C D

0,0

0,0

0,01,0

1,1

-,0

B,0 C,0

A,0 D,1

B,1 B,1

A,0 D,1

A,0 D,0

D,0 B,1

A,0 C,1

D,0 D,0

A,0 D,0

D,0 D,0

D,0 D,0

A,0 D,0

C,0 A,0

B,0 A,0

D,1 C,1

D,0 B,0

C,1 A,0

A

B

C

D

0 1

A

B

C

D

A

B

C

D

E

0 100 01 10 11

B,0 B,0

C,0 A,1

B,0 D,0

C,0 B,1

A

B

C

D

0 1

D,1 B,0

D,0 B,0

C,0 A,1

A,0 C,0

A

B

C

D

0 1


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1.3. Determinar si las siguientes mquinas de estado se corresponden con mquinas de

Moore. En caso negativo, obtener la descripcin de dicha mquina como una mquina de

Moore.

A B

01,0

01,1 00,0

00,1

11,110,0

11,0

10,1 A B

C D

0,1

1,1-,1

1,01,0

0,1

0,0

A B

C

0,00,1

1,0

0,0

1,1 A B

1,1

1,0

0,1

0,0

A B

C

1,00,1

1,0

1,0

0,1

A B

C D

1,1

1,1

1,01,0

0,1

0,00,0

0,0


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En el departamento de logstica de una fabrica de pelotas de tenis, stas ruedan

por una cinta hasta caer en una caja que est sobre una cinta transportadora. La

cinta transportadora debe dar un paso cuando una caja est llena (con un total de

tres pelotas), para colocar debajo una nueva caja. Se desea disear el sistema de

control de la cinta transporadora, sabiendo que cuando cae una pelota en la caja

activa un sensor de movimiento colocado encima de la entrada a la caja, comose muestra en la siguiente figura. Las pelotas caen con el suficiente espacio tem-

poral para que no se solapen los pulsos del sensor.

Sistema de control de un ascensor para un edificio de cuatro plantas, de tal

forma que las salidas deben ser la accin del motor y el sentido. Para evitar peti-

ciones simultneas, el sistema debe incluir las siguientes prioridades en el

mismo orden:

Mantener en el caso que sea posible el mismo sentido (ascendente o

descendente)

Pasar primero por el piso ms prximo al actual

Sistema de deteccin de error de un cdigo biquinario, con un solo canal de

entrada por el que recibimos los bits de la palabra secuencialmente (uno detrs

de otro). La determinacin de la palabra correcta o no deber coincidir con la

llegada del ltimo bit.

Sistema codificador de nmeros binarios naturales a cdigo Gray. Los datos ten-

drn una longitud de cuatro bits, los cuales irn entrando de forma secuencial

(uno detrs de otro). Adems de generar los datos en el nuevo cdigo, tambin

deber detectar el final de un dato y el comienzo del siguiente.

Sistema generador de paridad para bits que van llegando de forma secuencial

(uno detrs de otro). El sistema deber tener un estado de inicializacin para

separar una generacin de otra.

Sistema de alarma de una planta industrial. En la planta hay elementos inflama-

bles segn las siguientes condiciones (existen sensores que nos indican cuando

la presin, densidad y la exposicin al sol han superado su lmite):

Si la presin del contenedor es igual o superior a 4 unidades, despus

de haber estado expuesto al sol

Si la densidad del contenedor es igual o superior a 5 unidades, despus

de estar sometido a una presin mayor o igual a 4 unidades.

Sensor

S

Pasa una pelota

No pasa nada


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2.2. Minimizar las siguientes mquinas de estado.

D,0 F,0

D,0 E,0

G,0 E,1

A,0 F,0

E,1 E,1

A

B

C

D

E

0 1

A,0 B,0

C,0 G,1

F

G

E,1 A,1

B,0 C,0

F,1 C,1

G,1 D,1

A,0 D,1

C,0 D,1

C,0 D,1

D,0 D,1

A

B

C

D

00 01 10 11

E,0 E,0

F,0 F,0

G,0 A,1

B,0 C,1

A,0 D,1

A,0 D,1

B,1 G,0

H,1 H,0

E

F

G

H

B,0 B,0

C,0 A,1

B,0 D,0

C,0 B,1

A

B

C

D

0 1

B,0 C,0

A,0 D,1

B,1 B,1

A,0 D,1

A

B

C

D

0 1D,1 B,0

D,0 B,0

C,0 A,1

A,0 C,0

A

B

C

D

0 1

A B

C D

0,1

1,1-,1

1,01,0

0,1

0,0 A B

C D

1,1

1,1

1,01,0

0,1

0,00,0

0,0


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3.1. Completar las formas de onda para un elemento de memoria tipo D (a) transparente, (b)

latch sensible al nivel alto y (c) flip-flop disparado por la transicin de subida. Los biesta-

bles tendrn las siguientes caractersticas temporales, segn corresponda:

tsetup = 1ns.

thold = 2 ns.

tw = 3 ns.

3.2. Repetir el ejercicio anterior utilizando biestables tipo T.

3.3. Realizar un estudio del siguiente elemento de memoria.

3.4. Obtenga:

Biestables JK, T y D a partir de biestables RS Biestables JK y T a partir de biestables D

Biestables JK y D a partir de biestables T

Biestables D y T a partir de biestables JK

3.5. Analizar el siguiente mapa de memoria. El anlisis deber indicar las siguientes caracte-

rsticas:

Anchura del bus de datos

Anchura del bus de direcciones

5 10 15 20 25 30 35 40

7 12 16

17

19 22 26

27

29

31

33 38

clk

D

(ns)

S

R

Q

S1

R1

Q

Q

R

S Q

Q


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Capacidad total del mapa de memoria

Espacio de memoria destinado para los programas de inicializacin

Espacio de memoria destinado para datos y aplicaciones

Espacio de memoria destinado para ampliaciones

Tamao de los diferentes mdulos utilizados.

Dibujar la configuracin del mapa de memoria correspondiente.

3.6. Disear un mapa de memoria con las siguientes caracteristicas:

Bus de datos de 8 bits

Bus de direcciones de 14 bits

Almacenar programas de inicializacin de un tamao mximo de 3 kp

Almacenar aplicaciones y sistema operativo de un tamao mximo de 10kp

Se dispone de mdulos de cualquier tipo de un tamao igual a 2kx4.

3.7. Determinar la configuracin del mapa de memoria correspondiente a la siguiente imple-

mentacin.

RAM

CS

RD

WR

DIRECCIONES

DATOS

ROM

CS

RDDIRECCIONES

DATOS

ROM

CS

RDDIRECCIONES

DATOS

I/O7-0 RD WR

O3-0O7-4

A9-0A9-0

A9-0

0

1

2

3

2

1A10

A11


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RAM

CS

RD

WR

DIRECCIONES

DATOS

ROM

CS

RDDIRECCIONES

DATOS

ROM

CS

RDDIRECCIONES

DATOS

I/O7-0 RD WR

O3-0O7-4

A9-0A9-0

A10-0

0

1

2

3

2

1A10

A11


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4.1. Analiza los siguientes circuitos secuenciales. Adems del anlisis, tambin se deber

completar el cronograma adjunto suponiendo que todos los elementos son ideales (en el

sentido de que todas las caractersticas temporales son nulas).

D Q

J Q

K

x

y

z

(a)

F

y

F

(b)

x

A

B

(c)

F

D Q

A

B

(d)

F

T Q T Q T Q

A

1Q0

1Q1

1 Q2

(e)

D QX

(f)

F

clk

J Q

K

J Q

K1

1

clk

X

F

(g)


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Cronogramas

x

y

z

F

x

y

F

A

B

F

A

B

F

A

Q0

Q1

Q2

x

clk

F

x

clk

F

(a)

(b)

(c)

(d)

(e)

(f)

(g)


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4.2. Analizar los siguientes circuitos y completa los cornogramas adjuntos (en el caso de que

algunas seales internas no estn inicializadas en el cornograma, tomar el valor bajo

como valor inicial).

01

2

3

2

1AF

0

1

0

D Q D Q

0

A

clk

F

A

F

clk

A

F


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5.1. Disee los circuitos cuyas especificaciones se dan en el problema 1 del tema 2, utili-

zando circuitos en modo fundamental.

5.2. Disee los mismos circuitos de forma sncrona, utilizando biestables tipo T.

5.3. Disee los mismos circuitos de forma sncrona, utilizando biestables tipo JK.


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6.1. Indicar las especificaciones mnimas que deben tener los siguientes dispositivos progra-

mables, para poder implementar los circuitos motrados en el problema 1 del tema 4:

PLS

PAL

GAL

FPGA (n IOB, n CLB, n entradas y flip-flops del CLB)

6.2. Realizar los diseos del problema 2 del tema 2 utilizando un dispositivo programable

secuencial con las siguientes caractersticas:

2 entradas

1 salida combinacional

1 salida registrada realimentada sin conexin al exterior

1 salida registrada realimentada con conexin al exterior.


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7.1. Disee un contador de mdulo 4 con las siguientes caractersticas:

Sncrono disparado por el flanco de subida

Carga paralela

Inhabilitacin de la cuenta

Cuenta ascendente y descendente

utilice puertas lgicas y biestables tipo T

7.2. Disear un contador serie de mdulo 96 utilizando:

contadores de mdulo 4 y 6

contadores de mdulo 8 y 12

7.3. Se desea construir un reloj digital, para lo cual se dispone de circuitos secuenciales y

combinacionales MSI. La seal peridica de partida se repite cada tercio de segundo.

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