RM0045 Reference manual - STMicroelectronics...September 2013 Doc ID 16886 Rev 6 1/868 RM0045 Reference manual SPC560D30L1, SPC560D30L3, SPC560D40L1, SPC560D40L3 32-bit MCU family

September 201

RM0045

Reference manual

SPC560D30L1, SPC560D30L3, SPC560D40L1, SPC560D40L3

32-bit MCU family built on the embedded Power Architecture®

IntroductionThe SPC560D30/40 is a Power Architecture® based microcontroller that target automotive vehicle body applications such as:

■ Central body electronics

■ Vehicle body controllers

■ Smart junction boxes

■ Front modules

■ Body peripherals

■ Door control

■ Seat control

The SPC560D30/40 family expands the range of the SPC560B microcontroller family. It provides the scalability needed to implement platform approaches and delivers the performance required through the use of increasingly sophisticated software architectures. The advanced and cost-efficient host processor core of the SPC560D30/40 automotive controller complies with the Power Architecture specification, and only implements the VLE (variable-length encoding) APU, providing improved code density. It operates at speeds of up to 48 MHz and offers high performance processing optimized for low power consumption. It also capitalizes on the available development infrastructure of current Power Architecture® devices and is supported with software drivers, operating systems and configuration code to assist with users implementations.

This document describes the features of the SPC560D30/40 and options available within the family members, and highlights important electrical and physical characteristics of the device.

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Contents

1 Preface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

1.2 Audience . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

1.3 Guide to this reference manual . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40

1.4 Register description conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

1.5 References . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

1.6 Developer support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

1.7 How to use the SPC560D30/40 documents . . . . . . . . . . . . . . . . . . . . . . . 44

1.7.1 The SPC560D30/40 document set . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

1.7.2 Reference manual content . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

1.8 Using the SPC560D30/40 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

1.8.1 Hardware design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46

1.8.2 Input/output pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

1.8.3 Software design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

1.8.4 Other features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48

2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

2.1 The SPC560D30/40 microcontroller family . . . . . . . . . . . . . . . . . . . . . . . 49

2.2 SPC560D30/40 device comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

2.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51

2.4 Feature summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

3 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53

4 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

4.1 Package pinouts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

4.2 Pad configuration during reset phases . . . . . . . . . . . . . . . . . . . . . . . . . . . 57

4.3 Voltage supply pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

4.4 Pad types . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

4.5 System pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

4.6 Functional ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

5 Microcontroller Boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

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5.1 Boot mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71

5.1.1 Flash memory boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72

5.1.2 Serial boot mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74

5.1.3 Censorship . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

5.2 Boot Assist Module (BAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

5.2.1 BAM software flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

5.2.2 LINFlex (RS232) boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

5.2.3 FlexCAN boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88

5.3 System Status and Configuration Module (SSCM) . . . . . . . . . . . . . . . . . 90

5.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

5.3.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

5.3.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91

5.3.4 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 91

6 Clock Description. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

6.1 Clock architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

6.2 Clock gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

6.3 Fast external crystal oscillator (FXOSC) digital interface . . . . . . . . . . . . . 99

6.3.1 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

6.3.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99

6.3.3 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101

6.4 Slow internal RC oscillator (SIRC) digital interface . . . . . . . . . . . . . . . . 102

6.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

6.4.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102


6.5 Fast internal RC oscillator (FIRC) digital interface . . . . . . . . . . . . . . . . . 103

6.5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103



6.6 Frequency-modulated phase-locked loop (FMPLL) . . . . . . . . . . . . . . . . 105

6.6.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

6.6.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

6.6.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106

6.6.4 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107



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6.6.7 Recommendations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

6.7 Clock monitor unit (CMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

6.7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

6.7.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 113

6.7.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 114


6.7.5 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . 116

7 Clock Generation Module (MC_CGM). . . . . . . . . . . . . . . . . . . . . . . . . . 121

7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

7.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 121

7.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

7.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

7.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . 123

7.3.1 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127

7.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

7.4.1 System Clock Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 131

7.4.2 Dividers Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

7.4.3 Output Clock Multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

7.4.4 Output Clock Division Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 133

8 Mode Entry Module (MC_ME) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

8.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135

8.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137

8.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137



8.3.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139

8.3.2 Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 146


8.4.1 Mode Transition Request . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 168

8.4.2 Modes Details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

8.4.3 Mode Transition Process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173

8.4.4 Protection of Mode Configuration Registers . . . . . . . . . . . . . . . . . . . . 181

8.4.5 Mode Transition Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 181

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8.4.6 Peripheral Clock Gating . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

8.4.7 Application Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 183

9 Reset Generation Module (MC_RGM). . . . . . . . . . . . . . . . . . . . . . . . . . 185

9.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

9.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 185

9.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

9.1.3 Reset sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187

9.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188

9.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188

9.3.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 190

9.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

9.4.1 Reset State Machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 199

9.4.2 Destructive Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 202

9.4.3 External Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

9.4.4 Functional Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

9.4.5 STANDBY Entry Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

9.4.6 Alternate Event Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204

9.4.7 Boot Mode Capturing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

10 Power Control Unit (MC_PCU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

10.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 206

10.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207



10.3.1 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208

10.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 209


10.4.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

10.4.2 Reset / Power-On Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

10.4.3 MC_PCU Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

10.4.4 Mode Transitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 212

10.5 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

10.6 Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

10.6.1 STANDBY Mode Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 214

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11 Voltage Regulators and Power Supplies . . . . . . . . . . . . . . . . . . . . . . . 215

11.1 Voltage regulators . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

11.1.1 High power regulator (HPREG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

11.1.2 Low power regulator (LPREG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 215

11.1.3 Ultra low power regulator (ULPREG) . . . . . . . . . . . . . . . . . . . . . . . . . . 215

11.1.4 LVDs and POR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216

11.1.5 VREG digital interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 216


11.2 Power supply strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217

11.3 Power domain organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218

12 Wakeup Unit (WKPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

12.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219

12.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222


12.4 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 222

12.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 222

12.4.2 NMI Status Flag Register (NSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

12.4.3 NMI Configuration Register (NCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

12.4.4 Wakeup/Interrupt Status Flag Register (WISR) . . . . . . . . . . . . . . . . . . 225

12.4.5 Interrupt Request Enable Register (IRER) . . . . . . . . . . . . . . . . . . . . . 226

12.4.6 Wakeup Request Enable Register (WRER) . . . . . . . . . . . . . . . . . . . . . 226

12.4.7 Wakeup/Interrupt Rising-Edge Event Enable Register (WIREER) . . . 227

12.4.8 Wakeup/Interrupt Falling-Edge Event Enable Register (WIFEER) . . . 227

12.4.9 Wakeup/Interrupt Filter Enable Register (WIFER) . . . . . . . . . . . . . . . . 228

12.4.10 Wakeup/Interrupt Pullup Enable Register (WIPUER) . . . . . . . . . . . . . 228


12.5.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

12.5.2 Non-maskable interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 229

12.5.3 External wakeups/interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230

12.5.4 On-chip wakeups . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 232

13 Real Time Clock / Autonomous Periodic Interrupt (RTC/API) . . . . . . 233

13.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

13.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 233

13.3 Device-specific information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

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Contents RM0045

13.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

13.4.1 Functional mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

13.4.2 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

13.5 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236

13.5.1 RTC Supervisor Control Register (RTCSUPV) . . . . . . . . . . . . . . . . . . 236

13.5.2 RTC Control Register (RTCC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237

13.5.3 RTC Status Register (RTCS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239

13.5.4 RTC Counter Register (RTCCNT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

13.6 RTC functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240

13.7 API functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 241

14 e200z0h Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242

14.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242

14.2 Microarchitecture summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242

14.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 244

14.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

14.4.1 Instruction unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 245

14.4.2 Integer unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

14.4.3 Load/Store unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

14.4.4 e200z0h system bus features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

14.5 Core registers and programmer’s model . . . . . . . . . . . . . . . . . . . . . . . . 246

15 Enhanced Direct Memory Access (eDMA). . . . . . . . . . . . . . . . . . . . . . 249

15.1 Device-specific features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 249

15.1.1 Registers unavailable on this device . . . . . . . . . . . . . . . . . . . . . . . . . . 249

15.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 250

15.2.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251


15.3.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251



15.4.1 eDMA basic data flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

15.5 Initialization / application information . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

15.5.1 eDMA initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 279

15.5.2 DMA programming errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

15.5.3 DMA request assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282

7/868 Doc ID 16886 Rev 6

RM0045 Contents

15.5.4 DMA arbitration mode considerations . . . . . . . . . . . . . . . . . . . . . . . . . 282

15.5.5 DMA transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 283

15.5.6 TCD status . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

15.5.7 Channel linking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287

15.5.8 Dynamic programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

16 eDMA Channel Multiplexer (DMA_MUX) . . . . . . . . . . . . . . . . . . . . . . . 290

16.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 290

16.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291




16.5.1 Channel configuration registers (CHCONFIGn) . . . . . . . . . . . . . . . . . 292

16.6 DMA_MUX inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293

16.6.1 DMA_MUX peripheral sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293

16.6.2 DMA_MUX periodic trigger inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295


16.7.1 eDMA channels with periodic triggering capability . . . . . . . . . . . . . . . 295

16.7.2 eDMA channels with no triggering capability . . . . . . . . . . . . . . . . . . . . 297

16.8 Initialization/Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298

16.8.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298

16.8.2 Enabling and configuring sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . 298

17 Interrupt Controller (INTC). . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301

17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301

17.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 301

17.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302


17.4.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 303


17.5.1 Module memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 304



17.6.1 Interrupt request sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

17.6.2 Priority management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

17.6.3 Handshaking with processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

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Contents RM0045

17.7 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322

17.7.1 Initialization flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322

17.7.2 Interrupt exception handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 322

17.7.3 ISR, RTOS, and task hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

17.7.4 Order of execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325

17.7.5 Priority ceiling protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 326

17.7.6 Selecting priorities according to request rates and deadlines . . . . . . . 327

17.7.7 Software configurable interrupt requests . . . . . . . . . . . . . . . . . . . . . . . 327

17.7.8 Lowering priority within an ISR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 328

17.7.9 Negating an interrupt request outside of its ISR . . . . . . . . . . . . . . . . . 328

17.7.10 Examining LIFO contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 329

18 Crossbar Switch (XBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

18.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

18.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330

18.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331

18.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331


18.5.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331

18.5.2 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331


18.6.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 331

18.6.2 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332

18.6.3 Master ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 332

18.6.4 Slave ports . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333

18.6.5 Priority assignment . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333

18.6.6 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333

19 System Integration Unit Lite (SIUL) . . . . . . . . . . . . . . . . . . . . . . . . . . . 335

19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335

19.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 335

19.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337


19.4.1 Detailed signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 338


19.5.1 SIUL memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

9/868 Doc ID 16886 Rev 6

RM0045 Contents

19.5.2 Register protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340



19.6.1 Pad control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 357

19.6.2 General purpose input and output pads (GPIO) . . . . . . . . . . . . . . . . . 358

19.6.3 External interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 359

19.7 Pin muxing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360

20 LIN Controller (LINFlex) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

20.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

20.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

20.2.1 LIN mode features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

20.2.2 UART mode features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 361

20.2.3 Features common to LIN and UART . . . . . . . . . . . . . . . . . . . . . . . . . . 362

20.3 General description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 362

20.4 Fractional baud rate generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 363

20.5 Operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365

20.5.1 Initialization mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365

20.5.2 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365

20.5.3 Low power mode (Sleep) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365

20.6 Test modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366

20.6.1 Loop Back mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366

20.6.2 Self Test mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 366

20.7 Memory map and registers description . . . . . . . . . . . . . . . . . . . . . . . . . 367

20.7.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 367


20.8.1 UART mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 393

20.8.2 LIN mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 395

20.8.3 8-bit timeout counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 403

20.8.4 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 404

21 LIN Controller (LINFlexD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 406

21.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 406

21.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 406

21.2.1 LIN mode features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 407

21.2.2 UART mode features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 407

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Contents RM0045

21.3 The LIN protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408

21.3.1 Dominant and recessive logic levels . . . . . . . . . . . . . . . . . . . . . . . . . . 408

21.3.2 LIN frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 408

21.3.3 LIN header . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 409

21.3.4 Response . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410

21.4 LINFlexD and software intervention . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411

21.5 Summary of operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411

21.6 Controller-level operating modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412

21.6.1 Initialization mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412

21.6.2 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413

21.6.3 Sleep (low-power) mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413

21.7 LIN modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413

21.7.1 Master mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413

21.7.2 Slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415

21.7.3 Slave mode with identifier filtering . . . . . . . . . . . . . . . . . . . . . . . . . . . . 418

21.7.4 Slave mode with automatic resynchronization . . . . . . . . . . . . . . . . . . . 420

21.8 Test modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422

21.8.1 Loop Back mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422

21.8.2 Self Test mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422

21.9 UART mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423

21.9.1 Data frame structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 423

21.9.2 Buffer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 424

21.9.3 UART transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 425

21.9.4 UART receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 426


21.10.1 LIN control register 1 (LINCR1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 430

21.10.2 LIN interrupt enable register (LINIER) . . . . . . . . . . . . . . . . . . . . . . . . . 433

21.10.3 LIN status register (LINSR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 435

21.10.4 LIN error status register (LINESR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 438

21.10.5 UART mode control register (UARTCR) . . . . . . . . . . . . . . . . . . . . . . . 439

21.10.6 UART mode status register (UARTSR) . . . . . . . . . . . . . . . . . . . . . . . . 442

21.10.7 LIN timeout control status register (LINTCSR) . . . . . . . . . . . . . . . . . . 444

21.10.8 LIN output compare register (LINOCR) . . . . . . . . . . . . . . . . . . . . . . . . 445

21.10.9 LIN timeout control register (LINTOCR) . . . . . . . . . . . . . . . . . . . . . . . . 446

21.10.10 LIN fractional baud rate register (LINFBRR) . . . . . . . . . . . . . . . . . . . . 447

21.10.11 LIN integer baud rate register (LINIBRR) . . . . . . . . . . . . . . . . . . . . . . 447

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RM0045 Contents

21.10.12 LIN checksum field register (LINCFR) . . . . . . . . . . . . . . . . . . . . . . . . . 448

21.10.13 LIN control register 2 (LINCR2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449

21.10.14 Buffer identifier register (BIDR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 450

21.10.15 Buffer data register least significant (BDRL) . . . . . . . . . . . . . . . . . . . . 451

21.10.16 Buffer data register most significant (BDRM) . . . . . . . . . . . . . . . . . . . . 452

21.10.17 Identifier filter enable register (IFER) . . . . . . . . . . . . . . . . . . . . . . . . . . 453

21.10.18 Identifier filter match index (IFMI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 454

21.10.19 Identifier filter mode register (IFMR) . . . . . . . . . . . . . . . . . . . . . . . . . . 455

21.10.20 Identifier filter control registers (IFCR0–IFCR15) . . . . . . . . . . . . . . . . 456

21.10.21 Global control register (GCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 457

21.10.22 UART preset timeout register (UARTPTO) . . . . . . . . . . . . . . . . . . . . . 458

21.10.23 UART current timeout register (UARTCTO) . . . . . . . . . . . . . . . . . . . . . 459

21.10.24 DMA Tx enable register (DMATXE) . . . . . . . . . . . . . . . . . . . . . . . . . . . 460

21.10.25 DMA Rx enable register (DMARXE) . . . . . . . . . . . . . . . . . . . . . . . . . . 461

21.11 DMA interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462

21.11.1 Master node, TX mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 462

21.11.2 Master node, RX mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465

21.11.3 Slave node, TX mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467

21.11.4 Slave node, RX mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470

21.11.5 UART node, TX mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473

21.11.6 UART node, RX mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 475

21.11.7 Use cases and limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 478


21.12.1 8-bit timeout counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 479

21.12.2 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 480

21.12.3 Fractional baud rate generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 482

21.13 Programming considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 483

21.13.1 Master node . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 484

21.13.2 Slave node . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 485

21.13.3 Extended frames . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 488

21.13.4 Timeout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489

21.13.5 UART mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 489

22 FlexCAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490

22.1 Information specific to this device . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490

22.1.1 Device-specific features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490

22.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 490

Doc ID 16886 Rev 6 12/868

Contents RM0045

22.2.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491

22.2.2 FlexCAN module features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 492

22.2.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493


22.3.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 493

22.3.2 Signal descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

22.4 Memory map/register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

22.4.1 FlexCAN memory mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

22.4.2 Message Buffer Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 496

22.4.3 Rx FIFO structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 498



22.5.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 521

22.5.2 Local Priority Transmission . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 521

22.5.3 Transmit process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 521

22.5.4 Arbitration process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 522

22.5.5 Receive process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523

22.5.6 Matching process . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 524

22.5.7 Data coherence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 525

22.5.8 Rx FIFO . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528

22.5.9 CAN Protocol Related Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529

22.5.10 Modes of operation details . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533

22.5.11 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534

22.5.12 Bus interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 534


22.6.1 FlexCAN initialization sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 535

22.6.2 FlexCAN Addressing and RAM size configurations . . . . . . . . . . . . . . . 536

23 Deserial Serial Peripheral Interface (DSPI) . . . . . . . . . . . . . . . . . . . . . 537

23.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 537

23.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538


23.3.1 Master mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 539

23.3.2 Slave mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 539

23.3.3 Module Disable mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 539

23.3.4 External Stop mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 540

13/868 Doc ID 16886 Rev 6

RM0045 Contents

23.3.5 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 540


23.4.1 Signal overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 540

23.4.2 Signal names and descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 540


23.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541

23.5.2 DSPI Module Configuration Register (DSPIx_MCR) . . . . . . . . . . . . . . 542

23.5.3 DSPI Transfer Count Register (DSPIx_TCR) . . . . . . . . . . . . . . . . . . . . 545

23.5.4 DSPI Clock and Transfer Attributes Registers 0–5 (DSPIx_CTARn) . . 546

23.5.5 DSPI Status Register (DSPIx_SR) . . . . . . . . . . . . . . . . . . . . . . . . . . . 554

23.5.6 DSPI DMA / Interrupt Request Select and Enable Register (DSPIx_RSER) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 556

23.5.7 DSPI PUSH TX FIFO Register (DSPIx_PUSHR) . . . . . . . . . . . . . . . . 558

23.5.8 DSPI POP RX FIFO Register (DSPIx_POPR) . . . . . . . . . . . . . . . . . . 560

23.5.9 DSPI Transmit FIFO Registers 0–3 (DSPIx_TXFRn) . . . . . . . . . . . . . . 561


23.6.1 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 563

23.6.2 Start and stop of DSPI transfers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 564

23.6.3 Serial peripheral interface (SPI) configuration . . . . . . . . . . . . . . . . . . . 565

23.6.4 DSPI baud rate and clock delay generation . . . . . . . . . . . . . . . . . . . . . 568

23.6.5 Transfer formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 571

23.6.6 Continuous serial communications clock . . . . . . . . . . . . . . . . . . . . . . . 579

23.6.7 Interrupt/DMA requests . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 582

23.6.8 Power saving features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 583

23.7 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . 584

23.7.1 How to change queues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 584

23.7.2 Baud rate settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 585

23.7.3 Delay settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 587

23.7.4 Calculation of FIFO pointer addresses . . . . . . . . . . . . . . . . . . . . . . . . 587

24 Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 590

24.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 590

24.2 Technical overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 590

24.2.1 Overview of the STM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 592

24.2.2 Overview of the eMIOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 592

24.2.3 Overview of the PIT . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 593

24.3 System Timer Module (STM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 594

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Contents RM0045

24.3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 594

24.3.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 594

24.3.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . 594


24.4 Enhanced Modular IO Subsystem (eMIOS) . . . . . . . . . . . . . . . . . . . . . . 598

24.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 598

24.4.2 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 601



24.4.5 Initialization/Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . 643

24.5 Periodic Interrupt Timer (PIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 647

24.5.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 647

24.5.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 647

24.5.3 Signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 648



24.5.6 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . 653

25 Analog-to-Digital Converter (ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655

25.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655

25.1.1 Device-specific features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 655

25.1.2 Device-specific implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 656

25.2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 656


25.3.1 Analog channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 657

25.3.2 Analog clock generator and conversion timings . . . . . . . . . . . . . . . . . . 660

25.3.3 ADC sampling and conversion timing . . . . . . . . . . . . . . . . . . . . . . . . . 660

25.3.4 ADC CTU (Cross Triggering Unit) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 663

25.3.5 Presampling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 664

25.3.6 Programmable analog watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 665

25.3.7 DMA functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666

25.3.8 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666

25.3.9 External decode signals delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666

25.3.10 Power-down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667

25.3.11 Auto-clock-off mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667

25.4 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667

15/868 Doc ID 16886 Rev 6

RM0045 Contents

25.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667

25.4.2 Control logic registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 671

25.4.3 Interrupt registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 675

25.4.4 DMA registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681

25.4.5 Threshold registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684

25.4.6 Presampling registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 684

25.4.7 Conversion timing registers CTR[0..2] . . . . . . . . . . . . . . . . . . . . . . . . . 687

25.4.8 Mask registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 687

25.4.9 Delay registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 692

25.4.10 Data registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 693

25.4.11 Watchdog register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 694

26 Cross Triggering Unit (CTU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 698

26.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 698

26.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 698

26.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 698

26.4 Memory map and register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . 699

26.4.1 Event Configuration Registers (CTU_EVTCFGRx) (x = 0...31) . . . . . . 699


26.5.1 Channel value . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 701

27 Flash Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 703

27.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 703

27.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 704

27.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 704


27.4.1 Module structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 705

27.4.2 Flash memory module sectorization . . . . . . . . . . . . . . . . . . . . . . . . . . 706

27.4.3 TestFlash block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 707

27.4.4 Shadow sector . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 708

27.4.5 User mode operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 709

27.4.6 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 710

27.4.7 Power-down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 710

27.4.8 Low power mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 710

27.5 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 711

27.5.1 CFlash register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 713

Doc ID 16886 Rev 6 16/868

Contents RM0045

27.5.2 DFlash register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 740

27.6 Programming considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 764

27.6.1 Modify operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 764

27.6.2 Double word program . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 765

27.6.3 Sector erase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 767

27.7 Platform flash memory controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 775

27.7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 775



27.8.1 Access protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789

27.8.2 Read cycles – Buffer miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789

27.8.3 Read cycles – Buffer hit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789

27.8.4 Write cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789

27.8.5 Error termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790

27.8.6 Access pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790

27.8.7 Flash error response operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 790

27.8.8 Bank0 page read buffers and prefetch operation . . . . . . . . . . . . . . . . . 790

27.8.9 Bank1 Temporary Holding Register . . . . . . . . . . . . . . . . . . . . . . . . . . . 792

27.8.10 Read-while-write functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 793

27.8.11 Wait-state emulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 794

28 Static RAM (SRAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796

28.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796

28.2 Register memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796

28.3 SRAM ECC mechanism . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796

28.3.1 Access timing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 797

28.3.2 Reset effects on SRAM accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . 798


28.5 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . 798

29 Register Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 799

29.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 799

29.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 799




17/868 Doc ID 16886 Rev 6

RM0045 Contents

29.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 801



29.6.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 804

29.6.2 Change lock settings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 804

29.6.3 Access errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 807

29.7 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 808

29.8 Protected registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 808

30 Software Watchdog Timer (SWT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 813

30.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 813

30.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 813




30.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 814



31 Error Correction Status Module (ECSM) . . . . . . . . . . . . . . . . . . . . . . . 821

31.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 821

31.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 821

31.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 821


31.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 821


31.4.3 Register protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 843

32 IEEE 1149.1 Test Access Port Controller (JTAGC) . . . . . . . . . . . . . . . 844

32.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 844

32.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 844

32.3 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 844

32.4 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 845


32.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 845

Doc ID 16886 Rev 6 18/868

Contents RM0045

32.5.2 IEEE 1149.1-2001 defined test modes . . . . . . . . . . . . . . . . . . . . . . . . 845



32.7.1 Instruction Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 846

32.7.2 Bypass Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 847

32.7.3 Device Identification Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 847

32.7.4 Boundary Scan Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 848


32.8.1 JTAGC Reset Configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 848

32.8.2 IEEE 1149.1-2001 (JTAG) Test Access Port . . . . . . . . . . . . . . . . . . . . 848

32.8.3 TAP controller state machine . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 848

32.8.4 JTAGC instructions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 850

32.8.5 Boundary Scan . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 852

32.9 e200z0 OnCE controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 852

32.9.1 e200z0 OnCE Controller Block Diagram . . . . . . . . . . . . . . . . . . . . . . . 852

32.9.2 e200z0 OnCE Controller Functional Description . . . . . . . . . . . . . . . . . 853

32.9.3 e200z0 OnCE Controller Register Description . . . . . . . . . . . . . . . . . . 853


Revision history . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 856

19/868 Doc ID 16886 Rev 6

RM0045 List of tables

List of tables

Table 1. Guide to this reference manual. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40Table 2. Reference manual integration and functional content . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46Table 3. SPC560D30/40 device comparison . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49Table 4. SPC560D30/40 memory map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53Table 5. Voltage supply pin descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58Table 6. System pin descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59Table 7. Functional port pin descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59Table 8. Boot mode selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71Table 9. RCHW field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73Table 10. Examples of legal and illegal passwords . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75Table 11. Censorship configuration and truth table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76Table 12. SSCM_STATUS[BMODE] values as used by BAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81Table 13. Serial boot mode – baud rates . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81Table 14. BAM censorship mode detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82Table 15. UART boot mode download protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87Table 16. FlexCAN boot mode download protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89Table 17. SSCM memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91Table 18. SSCM_STATUS allowed register accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91Table 19. SSCM_STATUS field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92Table 20. SSCM_MEMCONFIG field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92Table 21. SSCM_MEMCONFIG allowed register accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93Table 22. SSCM_ERROR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94Table 23. SSCM_ERROR allowed register accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94Table 24. SSCM_DEBUGPORT field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95Table 25. Debug status port modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95Table 26. SSCM_DEBUGPORT allowed register accesses. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95Table 27. Password Comparison Register field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96Table 28. SSCM_PWCMPH/L allowed register accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97Table 29. SPC560D30/40 — Peripheral clock sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99Table 30. Truth table of crystal oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100Table 31. FXOSC_CTL field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101Table 32. SIRC_CTL field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103Table 33. FIRC_CTL field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105Table 34. FMPLL memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107Table 35. CR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107Table 36. Input divide ratios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108Table 37. Output divide ratios. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109Table 38. Loop divide ratios . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109Table 39. MR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110Table 40. FMPLL lookup table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 111Table 41. Progressive clock switching on pll_select rising edge . . . . . . . . . . . . . . . . . . . . . . . . . . . 111Table 42. CMU memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116Table 43. CMU_CSR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 117Table 44. CMU_FDR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118Table 45. CMU_HFREFR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118Table 46. CMU_LFREFR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119Table 47. CMU_ISR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 119Table 48. CMU_MDR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120

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List of tables RM0045

Table 49. MC_CGM Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 123Table 50. MC_CGM Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124Table 51. Output Clock Enable Register (CGM_OC_EN) Field Descriptions. . . . . . . . . . . . . . . . . . 128Table 52. Output Clock Division Select Register (CGM_OCDS_SC) Field Descriptions . . . . . . . . . 129Table 53. System Clock Select Status Register (CGM_SC_SS) Field Descriptions . . . . . . . . . . . . 130Table 54. System Clock Divider Configuration Registers (CGM_SC_DC0…2) Field Descriptions . 130Table 55. MC_ME Mode Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137Table 56. MC_ME Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 139Table 57. MC_ME Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141Table 58. Global Status Register (ME_GS) Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 147Table 59. Mode Control Register (ME_MCTL) Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . 149Table 60. Mode Enable Register (ME_ME) Field Descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150Table 61. Interrupt Status Register (ME_IS) Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152Table 62. Interrupt Mask Register (ME_IM) Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . 153Table 63. Invalid Mode Transition Status Register (ME_IMTS) Field Descriptions . . . . . . . . . . . . . 153Table 64. Debug Mode Transition Status Register (ME_DMTS) Field Descriptions . . . . . . . . . . . . 155Table 65. Mode Configuration Registers (ME__MC) Field Descriptions . . . . . . . . . . . . . . . 161Table 66. Peripheral Status Registers 0…4 (ME_PS0…4) Field Descriptions. . . . . . . . . . . . . . . . . 165Table 67. Run Peripheral Configuration Registers (ME_RUN_PC0…7) Field Descriptions. . . . . . . 165Table 68. Low-Power Peripheral Configuration Registers (ME_LP_PC0…7) Field Descriptions. . . 166Table 69. Peripheral Control Registers (ME_PCTL0…143) Field Descriptions . . . . . . . . . . . . . . . . 167Table 70. Peripheral control registers by peripheral . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167Table 71. MC_ME Resource Control Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 174Table 72. MC_ME System Clock Selection Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178Table 73. MC_RGM register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 188Table 74. MC_RGM memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189Table 75. Functional Event Status Register (RGM_FES) Field Descriptions . . . . . . . . . . . . . . . . . . 191Table 76. Destructive Event Status Register (RGM_DES) Field Descriptions . . . . . . . . . . . . . . . . . 193Table 77. Functional Event Reset Disable Register (RGM_FERD) Field Descriptions . . . . . . . . . . 194Table 78. Destructive Event Reset Disable Register (RGM_DERD) Field Descriptions . . . . . . . . . 195Table 79. Functional Event Alternate Request Register (RGM_FEAR) Field Descriptions . . . . . . . 196Table 80. Functional Event Short Sequence Register (RGM_FESS) Field Descriptions . . . . . . . . . 197Table 81. STANDBY Reset Sequence Register (RGM_STDBY) Field Descriptions . . . . . . . . . . . . 198Table 82. Functional Bidirectional Reset Enable Register (RGM_FBRE) Field Descriptions. . . . . . 199Table 83. MC_RGM Reset Implications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 200Table 84. MC_RGM Alternate Event Selection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 204Table 85. MC_PCU Register Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208Table 86. MC_PCU Memory Map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 208Table 87. Power Domain Configuration Register Field Descriptions . . . . . . . . . . . . . . . . . . . . . . . . 210Table 88. Power Domain Status Register (PCU_PSTAT) Field Descriptions. . . . . . . . . . . . . . . . . . 212Table 89. VREG_CTL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 217Table 90. Wakeup vector mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 219Table 91. WKPU memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223Table 92. NSR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224Table 93. NCR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224Table 94. WISR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225Table 95. IRER field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226Table 96. WRER field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 226Table 97. WIREER field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227Table 98. WIFEER field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 227Table 99. WIFER field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228Table 100. WIPUER field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 228

21/868 Doc ID 16886 Rev 6

RM0045 List of tables

Table 101. RTC/API register map. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236Table 102. RTCSUPV field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 236Table 103. RTCC field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 237Table 104. RTCS field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 239Table 105. RTCCNTfield descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 240Table 106. eDMA memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 251Table 107. EDMA_CR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254Table 108. EDMA_ESR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 256Table 109. EDMA_ERQRL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 258Table 110. EDMA_EEIRL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259Table 111. EDMA_SERQR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259Table 112. EDMA_CERQR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260Table 113. EDMA_SEEIR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260Table 114. EDMA_CEEIR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261Table 115. EDMA_CIRQR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 261Table 116. EDMA_CER field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262Table 117. EDMA_SSBR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263Table 118. EDMA_CDSBR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 263Table 119. EDMA_IRQRL field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 264Table 120. EDMA_ERL field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 265Table 121. EDMA_HRSL field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 266Table 122. EDMA_CPRn field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267Table 123. TCDn 32-bit memory structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 267Table 124. TCDn field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 269Table 125. TCD primary control and status fields. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 280Table 126. DMA Request Summary for eDMA. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 282Table 127. Modulo Feature Example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286Table 128. Channel linking parameters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288Table 129. DMA_MUX memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292Table 130. CHCONFIGn field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292Table 131. Channel and trigger enabling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293Table 132. eDMA channel mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293Table 133. DMA_MUX periodic trigger inputs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295Table 134. Interrupt sources available . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 302Table 135. INTC memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 305Table 136. INTC_MCR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306Table 137. INTC_CPR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 306Table 138. PRI values . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 307Table 139. INTC_IACKR field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308Table 140. INTC_SSCIR[0:7] field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 310Table 141. INTC_PSR0_3–INTC_PSR152_154 field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . 311Table 142. INTC Priority Select Register address offsets. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311Table 143. Interrupt vector table. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312Table 144. Order of ISR execution example. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 325Table 145. XBAR switch ports for SPC560D30/40. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 330Table 146. Hardwired bus master priorities . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 333Table 147. SIUL signal properties . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337Table 148. SIUL memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339Table 149. MIDR1 field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341Table 150. MIDR2 field descriptions. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 342Table 151. ISR field descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343Table 152. IRER field descriptions . . . . . . . . . . . . . . . .

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RM0045 Reference manual - STMicroelectronics...September 2013 Doc ID 16886 Rev 6 1/868 RM0045 Reference manual SPC560D30L1, SPC560D30L3, SPC560D40L1, SPC560D40L3 32-bit MCU family