PICe-FRM24 C 매뉴얼...PCIe-FRM24_C Users Manual (Rev 1.0) -5- . PCIe-FRM24_C 기능 2.1 FPGA Block Diagram 아래 그림에서 보듯이 PCIe-FRM24_C의 경우

PCIe-FRM24_C Users Manual (Rev 1.0)

-1- http://www.daqsystem.com

PCIe-FRM24_C User’s Manual

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-- 목 차 --

1. Introduction

2. PCIe-FRM24_C 기능

2.1 FPGA Block Diagram

2.2 Camera Link

2.3 Camera Link and PCIe-FRM24_C

2.4 Camera Link Cable

2.5 Encoder Trigger Controller

3. PCIe-FRM24_C 보드 설명

3.1 PCIe-FRM24_C 외형도

3.2 주요 디바이스 기능

3.3 커넥터 Pin-out

3.3.1 J1 커넥터

3.3.2 J2 스위치

3.3.3 J3(MDR26) 스위치

3.3.4 J4 커넥터

3.3.5 J5 커넥터

3.3.6 J6 커넥터

3.3.7 J7(MDR26) 커넥터

4. 소프트웨어 설치와 제거

4.1 소프트웨어 구성

4.2 설치 과정

4.3 제거 과정

5. 샘플 프로그램 설명

5.1 FrmTest 프로그램

Appendix

A.1 General Specification

A.2 외형치수

Reference



1. Introduction

PCIe-FRM24_C는 본사 PCIe-FRM24의 업그레이드 보드로 기존 PCI Express 보다 두 배 빠른

GEN2 PCI Express를 적용한 이미지 획득 장치로 Full configuration Camera Link와 호환되는 카메

라들을 지원한다. PCIe-FRM24_C는 실시간으로 이미지를 획득하고 직접 시스템 메모리에 전송한다.

쉬운 인스톨 방법과 빠른 이미지 전송은 저비용 고효율의 산업계의 요구를 충족시킬 수 있는 적합

한 장치이다.

디에이큐시스템에서 제공하는 샘플 프로그램은 보드를 사용하기 위하여 제공되는 API를 간략하

게 시험할 수 있도록 소스 형태로 제공하므로 사용자가 수정하여 사용할 수가 있다. 이에 대한 자

세한 설명은 5장 샘플프로그램을 참조 바랍니다.

MDR 26-pin 커넥터는 Camera Link 호환 카메라와 연결할 수 있으며, 아래 쪽 커넥터(J7)는 Bas

e Camera Link Configuration를 지원하며 위 쪽(J3) 커넥터는 아래 쪽 커넥터와 함께 Full/Medium

Camera Link Configuration을 지원한다. 또한, 4쌍의 RS-422 신호선과 6개의 TTL Level의 Line/Are

a Trigger 신호를 제공하여 외부 제어를 할 수 있는 기능을 갖고 있다. 이에 대한 자세한 설명은 3.

3 커넥터 Pin-Out을 참조한다.

Camera-link 표준 카메라와 연동하여 촬영된 이미지 프레임을 PCI Express 4x 인터페이스 방식

으로 PC에 전송하는 보드이다. 보드의 동작은 프로그램 API에 의하여 제어되며, 아래의 그림은 보

드의 연동 동작을 그림으로 나타내고 있다.

Camera-Link

Camera

Full

PCI Express

GEN x4MDR-26 Camera-Link

Connecter

Base

[그림 1-1 PCIe-FRM24_C 보드 사용 예]



[그림 1-1]에서 PCIe-FRM24_C는 PC 내의 PCI Express 슬롯에 장착되어 Camera로부터 Camera

Link 표준 인터페이스를 통하여 이미지 프레임을 통하여 받는다. 전송 받은 데이터는 PCI

Express GEN2 4x 인터페이스를 통하여 응용 프로그램에 전송하는 역할을 담당한다.

[PCIe-FRM24_C의 주요 특징]

Full/Medium/Base Configuration Camera Link 지원

Line Scan & Area Scan Camera 지원

PCI Express GEN2 x4 Interface

256MB Image Buffer

Acquisit ion pixel clock rates up to 85MHz

Data rate of up to maximum 2Gbytes/sec (GEN2)

UART(데이터비트 8, 1 start, 1 stop, No parity,

9600/19200/38400/57600/115200bps) 송 /수신

외부 장치 인터페이스로 4 쌍의 Isolated Photo-coupler 입력 신호와 6 개의 TTL level

신호선

사용환경 Windows 7/8/10 (32/64bit)

간편한 Windows Application Programming Interface(DLL)

[Application]

영상 인식 (Pattern, 입자 등 )

검사 장비 (Sensor, Semiconductor, Device 등 )

감시 보안 Solution

Black and White, Color Image Display

Medical Image Capture (X-ray, Supersonic 등 )



2. PCIe-FRM24_C 기능

2.1 FPGA Block Diagram

아래 그림에서 보듯이 PCIe-FRM24_C의 경우 전체적인 제어를 FPGA Core Logic에서 담당

을 하고 있다. 주요 기능으로는 Frame Data 수신, Camera Control 신호 그리고 외부 Line

Trigger In/Out이 있다.

이러한 기능들은 PCI Express GEN 4x 인터페이스를 통하여 PC에서 API를 이용하여 수행한다.

P C I T a r g e t

/ Master

PCI Express

4x BUSLocal Bus

Address

Data(Mem,I/O)

Reserved

(0x00 ? 0x5F)

Reserved

(0x70 ? 0xAF)

UART

(0x60)

Camera Link(LVDS)

(0xC0)

Interrupt controller

DIO

(0xD0)

Ext. Address, Data, Control

Local BUS

Interrupt

Controller

(0xb0)

INT sources in Chip

IO Decoder

MEM Decoder

To each IO

Module

PCIe-FRM24_C INTERNAL BLOCK - FPGA

DPRAM

From Ext.

CLOCK syn.

MEM Decoder

BUS Mux

Reserved

(0xE0 ? 0xFF)

[그림 2-1. PCIe-FRM24_C 기능 블록도]

FPGA 코어 로직의 프로그램은 JTAG을 이용하여 하고 있으며, FPGA Program Logic에서

logic 프로그램을 저장하고, 전원 인가 시 로드 하는 기능을 한다.



2.2 Camera Link

카메라 링크(Camera Link)는 vision application에 사용하기 위해 개발된 통신 인터페이스이다.

과거에는 카메라 제작 업체들과 프레임 그레버 (Frame Grabber) 제작업체들은 자체 규격의 커

넥터와 케이블을 사용했다. 이는 사용자들에게 많은 혼란과 비용 증가를 불러 일으켰다. 이러

한 혼란과 증대되는 data rate, 데이터 전송상의 혼란 등을 해소하기 위해 Camera Link 인터페

이스의 사양은 카메라 업체들과 영상처리 장치인 프레임 그레버 제작업체들의 모임에서 케이

블 또는 커넥터 조립의 규격과, 전송 속도 및 전송 방법 등의 규정으로 이루어 졌다.

현재 많은 디지털 비디오 해법은 RS-644로 정의된 LVDS (Low Voltage Differential Signal) 통

신을 사용한다. RS-644 LVDS는 다루기 불편한 케이블과 전송 속도의 제한을 가지고 있던 기

존의 RS-422의 방법을 개선한 것으로 Camera Link 표준이 되었다. LVDS는 낮은 전압 스윙의

차동 신호(Differential Signal)를 사용하여 고속으로 데이터를 전송할 수 있다. 이는 하나의 선

을 이용하는 기존의 싱글 엔드 신호(Single-ended Signal)와 비교해 차동 신호는 두 개의 보완

적인 선을 이용하여 신호를 전송한다. 이러한 전송 구조는 데이터 전송에 접지만을 참조하는

싱글 엔드 시스템으로는 불가능한 대규모 동위상 전압 제거 및 낮은 전력 소비, 뛰어난 노이

즈 내성의 특징을 갖는다.

카메라 링크는 전송하는 데이터의 양에 따라 여러 개의 사양(Configuration)을 갖는다. Base

Configuration인 경우 24비트의 픽셀 데이터와 Data Valid, Frame Valid Line Valid, Line Valid의 3

비트 video sync 신호선, 1개의 reserved 신호선을 포함해 28비트로 구성되어 2.04Gbit/s

(256MB/s) 전송할 수 있다. Medium Configuration은 48비트의 영상 신호를 4.08Gbit/s

(510Mb/s)로 전송할 수 있으며, Full Configuration은 64비트의 영상 신호를 5.44Gbit/s

(680MB/s)로 전송할 수 있다. 특히, Deca Configuration로 80비트의 영상 신호를 6.8Gbit/s

(850MB/s)로 전송할 수 있다. 카메라 링크는 Medium 사양 이상을 전송하기 위해 두 개의 케

이블을 요구한다.

Transceiver 단은 이 28/48/64/80 비트의 CMOS/TTL 데이터를 4/8/12/16개의 LVDS 데이터

줄기로 변환한다. 변환된 신호는 Transmit Clock에 맞추어 MDR Cable에 전송되며, 반대쪽

Receiver는 이 4/8/12/16개의 LVDS 데이터를 Receive Clock에 맞추어 28/48/64/80 비트의

CMOS/TTL 병렬 신호로 변환한다. 이러한 채널 링크 기술은 배우기 쉽고 이식도 쉬워 즉시

활용할 수 있는 저가의 칩 셋으로 사용되고 있다.

Camera Link 인터페이스는 Base Configuration, Medium Configuration, Full Configuration을 포

함하고 있다. Base Configuration은 [그림 2-2]와 같이 Transmitter/Receiver와 카메라 제어를 위

하여 네 개의 RS-644 LVDS 쌍을 사용하며, 카메라와 프레임 그레버 사이의 통신을 위하여 두

개의 RS-644 LVDS쌍을 사용한다. 26-Pin MDR Cable로 직렬로 전송된 데이터는 프레임 그레

버의 Receive 단에서 28-bit의 병렬 영상 데이터로 변경돼 사용된다.



[그림 2-2. Base Camera Link 블록도]



[그림 2-3. Full Camera Link 블록도]



2.3 Camera Link Cable & Connecter

카메라 링크 카메라와 PCIe-FRM24_C 보드 사이의 연결은 26 Pin MDR 케이블을 이용한다.

카메라 링크 케이블은 twin-axial shielded cable와 두 개의 MDR 26-male plug으로 구성되어 있

다. 밑의 [그림 2-4]는 일반적으로 많이 쓰이는 카메라 링크 케이블이다.

[그림 2-5]는 26-Pin Male MDR Connecter로 케이블 양 종단에 위치하며, [그림 2-6]은 26-Pin

Female MDR Connecter로 카메라나 프레임 그레버에 위치하게 된다. 그림에서 보듯이 Pin 번호

가 서로 교차하게 연결되어 카메라와 프레임 그레버 신호선의 Tranceive 단과 Receive 단이 서

로 교차 연결되어 있다.

[그림 2-4. MDR-26 Camera Link Straight Cable]

[그림 2-5. MDR-26 Cable (Male) Pin Map]

[그림 2-6. MDR-26 Connecter (Female) Pin Map]



Cable Specification (Standard)

Characteristic Impedance : 100 ±10 ohms

Propagation Delay : 1.5 NS/ft

Mutal Capacitance : 17 pF/ft nominal

Conductor Resistance : 72 Ohms / 1k

Velocity of Propagation : 78% maximum

Voltage Rating : 30V

Temperature : -20 ~ +80℃

Length (m) : 1 / 2 / 3 / 4.5 / 5 / 7 / 10(Max.)

2.4 Camera Link and PCIe-FRM24_C

PCIe-FRM24_C는 Camera Link Base/Medium/Full Configuration을 지원한다. Base

Configuration은 24 data bits와 4개의 enable 신호들 Frame Valid, Line Valid, Data Valid, and a

spare을 포함한 28비트의 병렬 신호를 직렬화한 4개의 LVDS 신호선과 카메라와 동기를 맞추

기 위한 1개의 LVDS 신호선 또한, 4개의 CC (Camera Control) 신호를 포함하여 카메라와 통

신하기 위한 비동기 시리얼 통신 2개 LVDS 라인을 포함 전체 11개의 LVDS 신호선을 하나의

MDR 케이블을 통해 전송한다. Medium/Full Configuration을 사용하기 위해서는 다른 MDR 케

이블이 사용되며 총 64bit wide video path를 갖는다. Deca Configuration의 경우는 80bit wide

video path를 갖는다

전송된 신호는 PCIe-FRM24_C 내의 Channel Link 칩을 통해 16개의 영상 LVDS 시리얼 신

호를 80비트의 병렬 영상 신호와 각 사양에 대한 제어 신호(Frame Valid, Line Valid, Data Valid,

and a spare)로 병렬화(Deserilize)한다. 또한, 카메라와 PCIe-FRM24_C와의 신호 동기를 맞추

기 위한 1개의 LVDS로 클럭 신호를 만들고 나머지 cameras control 신호와 통신 신호는 일반

TTL 신호 레벨로 변환하여 사용한다.

CCx+

CCx-

Camera Control

상기 그림은 Camera-link 케이블을 통하여 제어 신호를 PCIe-FRM24_C 보드에서 Camera

쪽으로 보낼 수 있는 Camera Control 출력 회로를 보여주고 있다. 총 4개의 Digital 출력을

Differential 방식을 통하여 출력한다. 각 출력은 Digital output에 맵핑되어 출력이 된다. 각각의

비트 위치는 아래 [그림 2-7]과 같다.



CC1+

CC1-

CC_D0

CC2+

CC2-

CC_D1

CC3+

CC3-

CC_D2

CC4+

CC4-

CC_D3

[그림 2-7. Camera Control LVDS Digital 출력 회로]

아래 그림은 Camera-link 케이블을 통하여 입력되는 시리얼 입력 신호를 PCIe-FRM24_C 보

드에서 일반 입력으로 사용하는 회로를 보여주고 있다.

[그림 2-8. Serial Communication LVDS Digital 출력 회로]



2.5 Encoder Trigger Controller 기능

PCIe-FRM24_C 보드에는 외부 디지털 입출력 장치(Motion Controller, Digital I/O 보드 등)

로 포토-커플러로 절연된 4쌍의 Isolated Photo-coupler 입력 신호와 6개의 TTL level 신호선

(실질적으로는 3개)을 사용하여 카메라에 신호를 줄 수 있다.

PCIe-FRM24_C는 라인 스캔 카메라 사용시 외부 트리거를 사용할 수 있다.

아래 그림은 보드 내의 커넥터 J4를 통하여 입력되는 트리거 입출력 신호와 일반적으로 사용

하는 카메라 링크 제어 신호인 C.C(Camera Control) 신호를 보여주고 있다.

PCIe-FRM24_C

CC1CC2CC3CC4Page_Trigger_In

Line_Trigger_InLine_Trigger_Out

FPGA Core Logic

CameraMotion Controller

OrDigital I/O

ExternalTrigger

[그림 2-9. CC Control]

PCIe-FRM24_C 보드에는 포토-커플러로 절연된 4쌍의 Isolated Photo-coupler 입력 신호

선을 사용하여 외부 모터 신호를 받아 트리거 신호로 사용할 수 있다.

포토-커플러 회로는 아래와 같다. 출력 전류는 10mA 이내에서 사용해야 한다.

EA, EB, EZ,

REV EA+, EB+, EZ+,

REV+

EA-, EB-, EZ-,

REV-

680

[그림 2-10. 포토-커플러 회로]

주) Motion Controller나 카메라의 종류에 따라 Trigger Control이 달라질 수 있으므로

사용시에는 디에이큐시스템에 문의 바랍니다.

로타리 엔코더란 전자볼륨이나 모터 같은 회전하는 물체의 도는 방향과 속도를

검출 목적으로 쓰는 것으로서 회전축을 돌릴 때 좌 우를 판별할 수 있는 2개의 펄스 신

호가 속도에 비례해서 나온다. 단상, A/B 상, A/B/Z 상으로 구분되며 1회전에 A/B가 몇

개나 나오는가를 나타내는 Pulse 수에 따라서 분해능이 결정된다.



PCIe-FRM24_C

OUT

TTL(3.3V)

Line Drive

Encoder

Encoder IN

Line Driver

PHOTO

FPGA Core Logic CameraMotion Controller

OrDigital I/O

A, B phase : Forward movement A, B phase : Backward movement

A Phase

B Phase

A Phase

B Phase

[그림 2-11. 엔코더 A/B상(Phase)과 순방향/역방향]

위의 그림과 같이 A와 B는 90도의 위상차를 두고 동작한다.

B가 High일때 A가 상승하면 정방향으로 하나 이동한 것이다.

B가 Low일때 A가 상승하면 역방향으로 이동한 것이다.

Z는 한 바퀴에 한번만 나와 이를 트리거로 사용하기도 한다.

[그림 2-12. 엔코더 Z상(Phase)]



3. PCIe-FRM24_C 보드 설명

각각의 중요한 보드 기능에 대하여 간략히 설명한다. 자세한 기능에 대한 내용은 부품 사양을

참조한다.

3.1 PCIe-FRM24_C 외형도

[그림 3-1. PCIe-FRM24_C 외형]

보드에는 여러 개의 LED가 있으며 각각의 설명은 다음과 같다.

D12 : GEN2 인식 시 점멸됨

D14 : x1 장치 인식 시 점멸됨

D16 : x2 장치 인식 시 점멸됨

D15 : DDR Out DE

D17 : DDR Out Vsync

D19 : 출력 Vsync를 나타냄



3.2 주요 디바이스 기능

(1) MDR-26 Connecter : J3, J7

Camera Link Base (J7), medium/Full (J3) Signal Connector

(2) LVDS Link : U7, U10, U14

이미지 프레임을 수신한다.

(3) FPGA : U13

보드의 모든 기능은 이 FPGA Logic을 통하여 제어된다.

(4) DDR Memory : REF1, REF2

256MB의 이미지 버퍼 메모리를 갖는다.

(5) Line Trigger Connecter : J4

외부 장치와 연결을 위한 입/출력 회로를 구성한다.

(6) Regulator : U8, U13

보드에서 사용하는 전원을 공급한다.



3.3 커넥터 Pin-out

PCIe-FRM24_C에서 사용하는 커넥터 및 점퍼에 대하여 설명을 한다. 주요 커넥터로는 먼저

Camera Link 연결을 위한 외부 MDR 26pin 커넥터 J3과 J7 커넥터가 있고, 외부 Trigger I/O

연결을 위한 내부 26pin Box Header J4 커넥터가 있다.

[그림 3-2]는 보드와 외부의 인터페이스를 하는 Bracket, 그리고 연결 커넥터를 보여주고 있다.

3

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22

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20

26

25

[그림 3-2. PCIe-FRM24_C Front View]



3.3.1 J1 커넥터

J1은 JTAG(Joint Test Action Group) 커넥터로 보드의 FPGA 프로그램을 업데이트 시

키는데 사용한다. 평상시 보드를 동작할 때에는 사용하지 않는다.

3.3.2 J2 스위치

PCIe-FRM24_C 보드는 한 개의 시스템(PC)에 최대 4개의 PCIe-FRM24_C 보드를 동시

에 사용할 수 있도록 설계가 되어 있다. 각각의 보드 구분은 보드 내에 있는 4핀 DIP 스

위치를 통하여 설정할 수 있다.

1

ON

OFF

2

[그림 3-3. J2 스위치]

[표 1. J2 설명]

1 2 내용 설명

OFF OFF 보드 번호 0

ON OFF 보드 번호 1

OFF ON 보드 번호 2

ON ON 보드 번호 3



3.3.3 J3(MDR26) 커넥터

아래의 그림은 Full Configuration Camera Link를 사용할 때 사용하는 보드의 J3 커넥터

의 핀 맵을 나타낸다. 모든 핀의 사양은 Camera link 표준에 근거하여 입/출력이 이루어

지므로 자세한 내용은 Camera Link 표준 문서를 참조한다.

3

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Inner shield Inner shield

26

25

Z0-

TERMI+

YCLK-

Y3-

Y2-

Y1-

Y0-

Inner shield

Frame Grabber

Z0+

TERMI-

YCLK+

Y3+

Y2+

Y1+

Y0+

Inner shield

Z3+

ZCLK+

Z2+

Z1+

Z3-

ZCLK-

Z2-

Z1-

[그림 3-4. J3 Connector Pin-out]



[표 2. J3 커넥터 설명]

번호 명칭 설명 비 고

1 Inner Shield Cable shield

2 Z3+- Camera link LVDS receive data11+

3 ZCLK+ Camera link LVDS receive clock+

4 Z2+- Camera link LVDS receive data10+

5 Z1- Camera link LVDS receive data9+

6 Z0+ Camera link LVDS receive data8+

7 TERMI- Serial to Camera-

8 Y3+ Camera link LVDS receive data7 +

9 YCLK+ Camera link LVDS receive clock +






15 Z3- Camera link LVDS receive data11-

16 ZCLK- Camera link LVDS receive clock-




20 TERMI+ Serial to Camera+

21 Y3- Camera link LVDS receive data7-

22 YCLK- Camera link LVDS receive clock-





㈜ 자세한 사양은 Camera Link 표준 문서를 참조할 것



3.3.4 J4 커넥터

J4는 4쌍의 Isolated Photo-coupler 입력 신호와 4개의 TTL Input, 2개의 TTL Output 신

호선을 제공하는 입출력 커넥터이다.

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[그림 3-5. J4 커넥터 (Top View)]

[표 3. J4 PIN-OUT 설명]

번호 명칭 설 명

1 N.C. No Connection


3 EA+ Encoder A+ (Positive) Phase

4 EA- Encoder A- (Negative) Phase

5 EB+ Encoder B+ (Positive) Phase

6 EB- Encoder B-(Negative) Phase

7 EZ+ Encoder Z+ (Positive) Phase

8 EZ- Encoder Z- (Negative) Phase

9 REV+ Direction (Positive) Signal

10 REV- Direction (Negative) Signal

11 PAGE_TRIGGER_IN TTL Input








19 LINE_TRIGGER_IN TTL Input

20 GND 보드 Ground

21 LINE_TRIGGER_OUT TTL Output




25 +3.3V 보드 전원(+3.3V)




3.3.5 J5 커넥터 (2Pin Header, 2.54mm)

12V FAN 전원 커넥터이다.

J5 FANGND/+12V

[그림 3-6. J7 커넥터]

3.3.6 J6 커넥터

12V 외부 DC 전원 커넥터이다.

3.3.7 J7(MDR26) 커넥터

아래의 그림은 Base Configuration Camera Link를 사용할 때 사용하는 보드의 J7 커넥

터의 핀 맵을 나타낸다. 모든 핀의 사양은 Camera link 표준에 근거하여 입/출력이 이루

어 지므로 자세한 내용은 Camera Link 표준 문서를 참조한다.

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Inner Shied Inner Shied

26

25

SerTFG-

SerTC+

Xclk-

X3-

X2-

X1-

X0-

Inner Shied

Frame Grabber

SerTFG+

SerTC-

Xclk+

X3+

X2+

X1+

X0+

Inner Shied

CC4-

CC3+

CC2-

CC1+

CC4+

CC3-

CC2+

CC1-

[그림 3-6. PCIe-FRM24_C J7 Connector Pin-out]



[표 4. J7 커넥터 설명]

번호 명칭 설명 비 고


2 CC4- Camera Control output 4-

3 CC3+ Camera Control output 3+

4 CC2-- Camera Control output 2-


6 DRRX+ Serial to Frame grabber +

7 DRTX- Serial to Camera-

8 RxIN3+ Camera link LVDS receive data3 +

9 RxCLKIN+ Camera link LVDS receive clock +










19 DRRX- Serial to Frame grabber-

20 DRTX+ Serial to Camera+

21 RxIN3- Camera link LVDS receive data3-

22 RxCLKIN- Camera link LVDS receive clock-





㈜ 자세한 사양은 Camera Link 표준 문서를 참조할 것



4. 소프트웨어 설치와 제거

이 장에서는 PCIe-FRM24_C 소프트웨어 구성과 드라이버를 설치/제거하는 방법에 대해 설명한

다.

4.1 소프트웨어 구성

디에이큐시스템에서 제공하는 소프트웨어에는 다음과 같이 구성되어 있다. 제공되는 PCIe-

FRM24C_Install.exe 를 실행시키면 O.S에 맞게 드라이버가 설치되고 동봉된 문서들이 사용

자가 원하는 폴더에 설치됩니다. 제거를 원하면 PCIe-FRM24C_Install.exe.를 재 실행시키면

드라이버와 모든 문서가 다 지워집니다. 중요한 파일은 다른 곳으로 옮기거나 백업 받아 놔

야 한다.

Windows 다큐멘트 파일 :

(located in PCIe_FRM24C_Documents:\Manual)

an312_pcie-frm24c_api_ver1.x.pdf --- PCIe-FRM24_C API Manual

pcie-frm24c-manual-ver1.x.pdf --- PCIe-FRM24_C User Manual

Windows 드라이버 파일 :

(located in PCIe_FRM24C_Documents:\Drivers\x64 or x86)

x64 or x86:\pci_frm24c.cat --- 보안 카탈로그

x64 or x86:\pci_frm24c.inf --- 설치정보

x64 or x86:\pci_frm24c.sys --- 시스템 파일

Windows 실행 파일 :

(located in PCIe_FRM24C_Documents:\EXE\x64 or x86)

x64:\FrmTest_x64.exe, pci_frm24c.dll

x86:\FrmTest.exe, pci_frm24c.dll, ijl15.dll(JPEG에 사용되나 32비트만 지원됨)

Windows 소스 코드 파일: C++ 기반 프로그램

(located in PCIe_FRM24C_Documents:\Sample)

\Debug folder --- Debug Mode

\FrmTest folder --- FrmTest.exe source code

\pci_frm24c folder --- PCIe-FRM24 Header file

\Release folder --- Release Mode

\x64 folder --- 64bit Debug/Release Mode



Windows 동영상 파일 :

(located in PCIe_FRM24C_Documents:\Video)

PCIe-FRM24C_Execution.mp4 --- FrmTest.exe 실행파일 수행 동영상

주의) PCIe-FRM24C 응용 프로그램은 SDK (Software Developer Kits)를 사용하여 작성되었다.

당사의 SDK는 카드와 함께 제공하고 있다. 기본 이미지 처리만 수행하도록 되어 있어

사용자가 임의 데로 수정해 사용할 수 있다.

4.2 설치 과정

Microsoft의 인증 정책에 따라 Window 7 이상인 경우 KB3033929 업데이트가 설치된 버

전에서 사용해야 한다.

제공된 소프트웨어를 설치하려면 다음 단계를 사용한다. '클릭'은 마우스 왼쪽 버튼을 나

타낸다.

1. 이전에 이 시스템에 PCIe-FRM24C 버전이 설치되어있는 경우 먼저 제거해야 한다.

제거 시 “장치 제거 확인”란 에서 “이 장치의 드라이버 소프트웨어를 삭제합니

다.” 옵션을 선택해야 한다.



2. 이전 버전을 제거한 후 또는 이전에 이 시스템에 PCIe-FRM24C 버전이 설치되어

있지 않은 경우 :

첫 번째 단계는 USB3-FRM02_Install.exe 파일을 사용한다.

사용자 계정 컨트롤에서 “게시자를 알 수 없는 경우 이 앱이 디바이스를 변경할 수

있도록 허용하시겠어요?” “예(Y)” 라고 답한다.



파일을 실행시키면, 먼저 사용자의 PC 환경 32/64bit O.S 에 따라 드라이버가

설치된다. 사용자의 PC가 64bit 인 경우 아래와 같은 창이 나타난다.

(Win 10 64bit O.S를 기준으로 설명한다.)

다음(N)을 누르면 사용자 이름과 회사명을 선택하는 화면이 나온다.



이어 설치하려는 폴더 선택 후 전체 설치(C)를 선택 후 다음(N)을 선택한다.



전체 설치(C)를 선택 후 다음을 누른 후 이래 그림에서 설치(I)를 누른다.

“설치(I)” 를 누르면 진행 상황과 드라이버가 설치되면 설치 완료 화면이 나타난다.

장치 드라이버는 설치되었으나 제품이 PC에 장착되어 있지 않은 경우 다음과 같은

메시지가 나타나다.



장치가 장착되어 있으면 아래와 같은 메시지가 나타난다.

드라이버 설치가 완료된 후 이어서 Documents 파일을 설치하라는 메시지가 나타난

다. 필요 없으면 이 부분은 설치 하지 않을 수 있다.



위의 장치 드라이버 설치 순서와 같이 사용자 이름과 회사명을 선택하는 화면이

나오고 설치하려는 폴더 선택 후 전체 설치(C)를 선택한다.

다음(N)을 누르면 설치 진행 화면이 나오고 설치가 완료되면 아래와 같은 화면이

나타난다.



사용자 정의 설치(S)를 선택하는 경우 아래와 같은 폴더가 나오고 필요 없는 자료는

선택해 설치하지 않을 수 있다.

사용자가 선택한 폴더에 아래와 같이 설치되었다면 Documents 설치가 완료된 거다.



두 번째 단계는 setup 실행 파일이 실행되지 않을 때, 수동으로 사용자가 파일을 선택

해 프로그램을 설치할 수 있다.

장치관리자의 기타 장치 - 알 수 없는 장치 or PCI 데이터 인식 및 신호 처리 컨트롤

러 에서 왼쪽 마우스 버튼을 클릭하여 드라이버 소프트웨어 업데이트 선택(P) 후 컴퓨터

에서 드라이버 소프트웨어 찾아보기(R)을 선택한다.



드라이버 설치 파일이 있는 폴더를 선택 후 다음(N)을 누른다.



아래와 같은 완료 문구가 나오면 설치가 완료된 거다.



3. 설치가 완료되면 정상적으로 드라이버가 설치 되었는지 다음과 같은 방법으로 확

인 한다.

장치관리자에서 다기능 어댑터 -> “PCIe-FRM24C”이(가) 설치가 되었는가를 확인한

다.

㈜ 최초 설치 후에는 정상적인 동작을 위하여 PC를 재 부팅하여 사용하는 것이 좋다.



4.3 제거 과정

자동 설치 프로그램인 PCIe-FRM24C_Install.exe 로 설치한 드라이버를 제거하려면 재실

행으로 드라이버를 제거하는 게 시스템 구성상 좋다. 먼저, PCIe-FRM24C_Install.exe 파일

을 재실행한다.

사용자 계정 컨트롤에서 “게시자를 알 수 없는 경우 다음 프로그램에 이 컴퓨터를 변경

할 수 있도록 허용하시겠습니까?” 예(Y)” 라고 답한다.

다음을 클릭 후 제거(R)를 선택한다.



제거(R)를 선택 후 다음(N)를 누른다.

제거(R)를 누른다.



제거(R) 를 누르면 진행 상황과 InstallShield 완료 화면이 나타난다.

뒤이어 Documents 제거 화면도 나타나며 순서대로 실행하면 아래와 같은 제거 완료

화면이 나타난다. 문서를 보관하고 싶다면 Documents 제거 부분을 취소하면 된다.



5. 샘플 프로그램 설명

보드와 함께 제공하는 CDROM의 TestApp 폴더에는 보드를 쉽게 사용할 수 있도록 사용 샘플

프로그램 “FrmTest”를 제공하고 있다. 먼저, 각 실행파일 중 하나인 “FrmTest.exe”는 Frame Data

를 16진수 값으로 디스플레이 해 줘 메모리나 하드디스크에 저장 해 개발자들에게 필요한 프레임

데이터를 활용할 수 있게 되어 있으며, 프레임 데이터를 사용자가 이해하기 쉽게 영상으로 화면

을 보여주는 실행파일이다.

샘플 프로그램을 시험하기 위하여는 먼저 보드의 드라이버가 설치되어 있어야 한다. 샘플 프로

그램은 보드를 사용하기 위하여 제공되는 API를 간략하게 시험할 수 있도록 소스 형태로 제공하

므로 사용자가 수정하여 사용할 수가 있다.

5.1 FrmTest 프로그램

[그림 5-1. 샘플 프로그램 “FrmTest.exe” 실행화면]

위의 샘플 프로그램을 이용하기 위하여는 API (Application Programming Interface)가 필요하다.



API는 “DLL” 형태로 제공이 되며, 컴파일을 하기 위하여는 임포트 (Import) 라이브러리 및 헤더

파일이 필요하다. 상기에 명시된 모든 파일은 제공하는 CDROM에 포함되어 있다. 샘플 프로그

램을 정상적으로 실행하기 위하여는 API DLL(pci_frm24c.dll)이 실행 파일의 폴더에 있거나,

Windows의 시스템 폴더 혹은 Path 환경 변수로 지정된 폴더에 있어야 한다.

샘플프로그램 실행순서는 아래와 같다.

1. Get Size로 센서의 해상도를 가져온다.

2. Device Init 센서의 해상도로 프레임 크기를 설정한다.

3. Start

4. Video Data Bits 입력되는 video의 형태를 선택

5. Frame View 실질적인 프레임 구동함수

6. Auto View 연속적으로 프레임을 보여준다.

각 메뉴 바의 설명은 다음과 같다. 여기에서 설명하지 않는 메뉴 바는 사용하지 않는 기능이다.

Display 설명

(1) “Open” 선택

장치 인식을 위해 수행한다.

(2) “Board #” 선택

Board #0 ~ Board #3까지 4개의 디바이스를 선택할 수 있다. (J2로 설정)

(3) “Get Ver.”

FPGA 버전을 나타낸다.

(4) “Device Init” button

이미지 프레임 기능을 초기화 한다. 최초 전원 인가 시 한번 만 수행한다.

(5) “Start/Stop” button

카메라에서 전송된 이미지 프레임을 보드에 저장을 시작한다.

(6) “FRAME View”

보드에 저장된 이미지 프레임을 PC로 읽어 온다. 만약, 이미지 프레임이 보드에 저장이

되어 있지 않으면 저장이 완료될 때까지 기다려야 한다.

“Auto View” : 체크 시 동영상으로 보여준다.



(7) “FRAME Read”

보드에 저장된 이미지 프레임을 아래 그림과 같이 PC (Hexa 값)로 읽어 온다. 만약 이미

지 프레임이 보드에 저장이 되어 있지 않으면 저장이 완료될 때까지 기다려야 한다.

(8) “Save Data”

보드에 저장된 이미지 프레임을 PC에 binary 형태로 저장한다.

(9) “Close Device”

보드 사용이 완료되고 프로그램을 종료할 경우에 호출한다.

(10) “Video Data Bits”

“Gray, YUV, BGR, Bayer” : 8Bit Gray, 16Bit YUV, 24Bit BGR, 8Bit Bayer, 10Bit Bayer 중에서

선택한다.



(11) “Bayer Mode”

“RGGB, BGGR, GRBG, GBRG” : 위의 선택이 Bayer인 경우 Red, Green Blue 화소 순서

를 선택한다.

(12) “Display Mode”

“Full/Top Left/Top Right/Bot. Left/Bot. Right” : Full은 800x600 해상도로 화면을 보여주고

나머지 선택 부분은 확대 영상을 보여준다.

(13) ”Save Compare”

“Compare” : 원래의 파일과 저장된 파일을 4Byte 단위로 비교한다.

( Position은 Error 발생시 Buffer 위치를 나타냄(4Byte 단위) )

“Save On Error” : Error를 저장한다.

(14) “Auto Save”

체크 시 밑의 박스의 Binary, BMP 또는 JPEG 포맷(64bit 프로그램에선 동작 안 함)으로

파일을 저장한다.

(15) “Select Folder”

저장 할 폴더를 선택한다. 기본적으로 D:\Image 폴더로 세팅되어 있다.

“Save Count” : 저장된 프레임의 개수를 보여준다.

Option 설명

(1) “Get Size”

센서의 입력 해상도를 가져온다.

(2) “Bytes” 선택

데이터 폭의 크기를 선택한다. “1”이면 1tap(8bit), ”2”이면 2Tap(16bit), ”4”이면 4Tap(32bit)

이다.

(3) “5’th Skip”

선택 시 5번째 바이트를 뛰어 넘는다. 예를 들어, 입력 데이터가 10비트인 Bayer인 경

우 8비트씩 RGB와 3바이트와 1바이트를 제외한 나머지 2비트가 5번째 바이트에 저장된

다. Bayer를 처리해 화면에 보일 시에는 5번재 바이트가 필요 없으므로 이를 제거할 시



사용한다.

(4) “3’th Skip”

선택 시 3번째 바이트를 뛰어 넘는다.

(5) Mode Selection

“DDR En” toggle : DDR Memory의 사용여부를 선택한다.

“Hsync Inv” toggle : Horizontal 신호의 위상을 반전한다.

“Half tone” toggle : Half tone 모드를 선택한다.

“DVAL use” toggle : DE(Data Valid) 신호를 선택한다.

“Vsync Inv” toggle : Vertical 신호의 위상을 반전한다.

“RB” : 이미지의 색을 변환한다. (Red <-> Blue)

“Line Scan” : Toggle 하면 Line Scan Camera를 사용한다. 기본적으로는 Area Scan Camera

모드이다.

Line Scan Camera Option으로 Page Mode를 선택할 수 있다.

Continuous --- Free Run Mode로 내부 클럭 50MHz를 사용한다.

Page Trig --- 외부 보드의 제어 신호를 사용한다.

Z Phase --- 외부 모터나 엔코더의 Z-Phase(Z-상)을 사용한다.

“# of Line” button

Line Scan Camera Option으로 Line을 1 ~ 65536 까지 선택할 수 있다.

“Page Delay” button

Line Scan Camera Option으로 Vsync 의 Blank 간격을 선택할 수 있다.



(6) “F/R”

화면에 보여지는 Frame Rate/sec을 보여준다. 카메라에서 보내오는 실제 프레임 보다 적

은 이유는 소프트웨어적으로 이미지를 처리하는 시간 때문에 나타나다.

(7) “R/F”

카메라에서 보내오는 실제 Frame Rate/sec을 보여준다.

(8) Act : 800x600

화면에 보여주는 실제 화면의 해상도가 800x600임을 보여준다.

CC / TRIG 설명

(1) “Use Ext, Ref, Clock” toggle

선택 시 외부 레퍼런스 클럭을 사용한다.

(2) “Trigger Start” button

아래 선택한 방법으로 트리거를 시작한다.

Continuous --- Free Run Mode로 내부 클럭 50MHz를 사용한다.

Line trig --- 외부 라인 트리거 모드를 사용한다.

A Phase --- A-Phase(A-상)을/를 사용한다.

B Phase --- B-Phase(A-상)을/를 사용한다.



AB Phase up --- AB-Phase(AB-상) 상승 에지(Rising Edge)를 사용한다.

AB Phase dn --- AB-Phase(AB-상) 하강 에지(Falling Edge)를 사용한다.

A, B phase Up

A Phase

B Phase

A, B phase Down

A Phase

B Phase

(3) “Ttig1 Enable” / “Trig2 Enable” 선택

Trigger #1(CC0) 또는 Trigger #2(CC1)에서트리거를 선택한다.

Configure Trigger” button

선택한 트리거의 Delay, Width, Blank를 설정한다.

Delay & Width: 0 ~ 65535 Blank : 0 ~ 16777215

총 설정 가능 주파수는 f = 1 / T 이므로 1 / ((65535 + 65535 + 16777215) * 10ns ) = 0.17Hz

이다.

참조) 기본 설정 Delay/Width/Blank를 0/0/0으로 할 경우 전체 50ns(10+40) 이므로

20Mhz로 출력되며, 아래 그림과 같이 설정 값이 1 증가할 때마다 해당 옵션

설정에 해당하는 값이 10ns씩 증가하게 된다.

Trigger Clock Delay Width Blank

0 0 0

40

10

20

40

0 1 0

0 2 0

30

40



Trigger Clock Delay Width Blank

0 0 0

40

10

10

50

1 0 0

0 0 1

50

10

Width를 증가시키면 펄스의 폭이 증가하고, Delay, Blank를 증가시키면 간격이 벌어진다.

예를 들어, CC0이나 CC1에 5000hz로 트리거 클럭을 사용하려면 “CC Cfg” button 에서

CC를 선택하고 아래와 같이 Delay/Width/Blank 세팅하면 된다.

Trigger Clock

155us

45us



UART 설명

(1) “UART” selection

9600, 19200, 38400, 57600, 115200 Baud Rate를 정한다.

(2) “Send” button

위의 칸에 쓴 UART 데이터를 보낸다.

(3) “Get” button

UART 버퍼에서 데이터를 가져온다.

(4) “Clear” button

UART Receiver 버퍼를 지운다.



Appendix

A.1 일반 사양

Specification

General PCI Express GEN2 x4 interface

Support a Base/Medium/Full Camera Link Interface

256MB Image Memory

Two 26-pin (MDR-26) Connectors with full support of the “Full”

Camera Link Specification

Data rate of up to maximum 2Gbytes/sec (GEN2)

UART(데이터비트 8, 1 start, 1 stop, No parity,

9600/19200/38400/57600/115200bps) 송 /수신

외부 장치 인터페이스로 4 쌍의 Isolated Photo-coupler 입력 신호와

6 개의 TTL level 신호선

H/W and SDK is controlled by a programmable FPGA

이미지 프레임 데이터 PC 로 전송

Software

Supported OS Windows XP/7/8/10 32/64bit

API Interface with Application through client DLL

Sample Software Test Sample software for evaluation



A.2 외형 치수

보드의 외형 치수는 아래와 같다. (139.75 x 96.5 mm)

139.75

96.5



References

1. How to install PCI DAQ Board

-- DAQ system

2. AN201 How to build application using API

-- DAQ system

3. AN312 PCIe-FRM24_C API Programming

-- DAQ system