Övning 10

William Sandqvist [email protected]

Övning 10

Processorkonstruktion med pipe-line



KIA’s fabrik i SlovenienEn bil i minuten lämnar bandet – tar det en minut att bygga en bil?

Nej för KIA's fabrik utanför Zilina tar det 18 mantimmar att bygga en bil (detta är ändå världsrekord! Toyota behöver c:a 30 mantimmar).

Lösningen är en Pipeline. 18 timmar är 1080 minuter, så bygget kan ske parallellt vid 1080 enminutersstationer. Fabriken har 3000 anställda som arbetar i treskift, dvs 1000 arbetare per skift. Många av station-erna är således helt robotiserade.


Produktions-störning?

Måste man stoppa det löpande bandet kan det ta upp till 1080 minuter innan en ny bil kan levereras efter stoppet!

Det är därför arbetsledarna längs bandet är så nervösa …


( Pipeline i datorer? )Hyper Pipeline 20-steg (Pentium 4, år 2000)

Därefter infördes Hyper Pipeline 31-steg! (år 2004)

http://images.google.se/imgres?imgurl=http://www.littletechshoppe.com/ns1625/intelp4.jpg&imgrefurl=http://www.alts.net/ns1625/nshist72.html&h=197&w=200&sz=20&hl=sv&start=218&um=1&usg=__kEgKYcBXk50Ps9oZWXwenWcMD8w=&tbnid=Ec1nxVt-RFBoJM:&tbnh=102&tbnw=104&prev=/images%3Fq%3Dpentium%2B20%2Bstep%2Bpipeline%26start%3D200%26ndsp%3D20%26um%3D1%26hl%3Dsv%26sa%3DN


( Nios II pipeline )

Nios II kan ha 5-stegs eller 6-stegs pipeline. (Eller sakna pipeline).


2-steg, 2-stegs pipeline

För att utföra en instruktion behövs två faser, FETCH och EXECUTE. Eftersom de två faserna kan göras oberoende av varandra kan man införa en två-stegs pipeline. (Exempel – PIC-processor).


4-stegDe två grundläggande faserna FETCH och EXECUTE kan delas in i fler delfaser.


De fyra stegen i detalj


CPU med 4-steg

Observera! Det är en och samma Register File som är ritad på två ställen!


Register och kombinatorik


Skiftregister?

Kommer Du ihåg digitalteknikens skiftregister?


CPU med 4-stegs pipeline

Om man kompletterar registren med några extra vippor så kan de fungera som skiftregister för instruktionerna – pipeline!

Tack vare NiosII:s instruk-tionsformat räcker det att lägga till ett fåtal vippor för att få en 4-stegs pipeline!


4-stegs pipeline

En instruktion blir färdig varje klockcykel, i stället för var fjärde!


Problem: Data dependency

RAW, Read After Write – instruktioner.

R1 = R2 + R3R4 = R5 + R6R7 = R4 + R1


Lösning? (1) Processorn bromsar exe-kveringen i två klockcykler så att R1 och R4 hinner tas fram.

Kompilatorn skjuter in två NOP-instruktioner så att R1 och R4 hinner tas fram.

Kompilatorn hittar två oberoende instruktioner som ändå ska utföras och använder dessa i stället för de två NOP-instruktionerna!= SUPERSMART!


Inför nya datavägar (2)


Data forwarding

R1 = R2 + R3R4 = R5 + R6R7 = R4 + R1

Processorn ”väljer” automatiskt den av datavägarna som leder till det senaste datat. NiosII:s instruktionsformat visar direkt vilka register som de olika instruktionerna använder.


Load och Store, 5-stegs pipelineIndexerad operandutpekning är bra att ha


CPU med 5-stegs pipeline

Addera offset!

Skriv/Läs minnet


5-stegs pipeline


De fem stegen i detalj


Problem: Load delay

”Stall” eller införa en NOP nödvändigt. Nya datavägar kan inte lösa problemet.( Alternativt att hitta en nyttig instruktion i NOP:s ställe! )


Problem: Data dependencyRAW, Read After Write – instruktioner.

R1 = R2 + R3R9 = R5 + R6R7 = R10 + R4R8 = R7 + R1

RAW-konflikten kan lösas genom att skjuta in tre NOP (eller andra, ”nyttiga”, instruktioner) mellan WB och FO.


Alternativ lösning, nya datavägar

Även vid 5-stegs pipeline kan således RAW-konflikten lösas med hjälp av nya datavägar.

Data Forwarding.


Problem: Delayed branching

OBS! Alltid!


Utnyttja hoppluckan!

Kanske skadar det inte att den efterföljande instruktionen utförs? I så fall kan den stå kvar.

Annars placerar man en onyttig NOP instruktion som skydd.

Eller så placerar man en nyttig instruktion där som ändå skall utföras.


( Datorarkitektur. Hopp statistik )

20% av vanlig programkod är hoppinstruktioner – var femte instruktion är således ett hopp.

80% av hoppinstruktionerna är vilkorliga hopp.

75-80% av de hoppen utförs.

Statisk hoppgissning: Bästa gissningen blir således att gissa att alla vilkorliga hopp utförs! Den gissningen går hem i 75% av fallen.


( Dynamisk hoppgissning )Ex. Pentiums hoppgissning:Det krävs ”två i rad” utförda hopp eller uteblivna hopp för att hoppgissningen ska ändras.

- Gissar man hopp laddas pipelinen med instruktioner från hoppdestinationen.

- Gissar man uteblivet hopp laddas pipelinen med efter-följande instruktioner.

Gissar man rätt sparar man tid – gissar man fel måste pipelinen ”startas om”.

NiosII processorn har en sådan dynamisk hoppgissning.


( Två nivåers hoppgissning )

Pentium Pro har lång pipeline (31 steg) och måste därför kunna ”gissa” hoppen ändå bättre!

Hoppmönstret av de senaste fyra hoppen, aktiverar en av sexton ”två i rad-kretsar” som gör gissningen.

Ett sådant anordning klarar att ”lära” sig olika hoppmönster. Resultatet blir bättre än 90% korrekta gissningar.


( Principschema )

Två nivåers hopp-gissning bygger på ett skiftregister, en avkodare, och 16 st ”två i rad” sekvensnät (av den tidigare visade typen).


( Mapping/Re-mapping och Branch prediktion )Intel Itanium kan ändra ordningen på instruktionerna (och ändra

tillbaka ordningen på resultaten) för att slippa stoppa pipelinen.


Typ-tenta: Uppgift 5


a) 4-stegs, delay slot, data forward. Skriv om NiosII-koden för processorn.

i1 CSM: MOVI R8,0i2 MOVI R9,0i3 ORI R10,R0,0xffffi4 CKLOOP: LDH R8,0(R4)i5 SUBI R5,R5,2i6 ADDI R4,R4,2i7 BGE R5,R0,CCONTi8 ANDI R8,R8,0x00ffi9 CCONT: ADD R11,R9,R8i10 AND R9,R10,R11i11 BEQ R9,R11,CNOCYi12 ADDI R9,R9,1i13 CNOCY: BGT R5,R0,CKLOOPi14 MOV R2,R9i15 RETi16 OTHER: MOVI R2,17

NOP

NOP

NOP

Oberoende instruktion!

ADDI R4,R4,2

NOP

R2 används ej i loopen – får skrivas över!


b) 4-stegs, ingen delay slot, ingen data forward. Skriv om koden.


RAW-problem?

NOP

NOP NOPNOP NOPNOP NOP

NOP


c) 5-stegs, ingen delay slot, data forward. Skriv om koden för processorn.


5-stegs pipeline kräver NOP efter load om beroende instruktion följer.

Instruktionen efter Load är oberoende av R8!Ingen åtgärd behövs således.

Motiveringen är avgörande för poäng! Att inte skriva något är inte svar på frågan!


e) (5-stegs, delay slot, data forward). Hur påverkas körningen om det bara finns en gemensam cache,

inte separata D och I-cachar!

Instruktioner kan inte hämtas samtidigt som load eller store utförs. I detta program stoppar LDH R8,0(R4) upp hämtningen av SUBI R5,R5,2. Effekten blir som några extra NOP.

Det är som om den första och den sista stationen längs ett löpande band skulle använda samma verktygslåda! Bättre med egna verktyg till varje station!


Typtenta uppgift 1

Lösning sker på whiteboard-tavlan.


Typtenta uppgift 2Assemblerprogram

Lösning på whiteboard-tavlan.


Typtenta uppgift 3In och utmatning och avbrott

Lösning på whiteboard-tavlan.


Typtenta uppgift 4Cache-minnen



Typtenta uppgift 6


Numera innehåller uppgifterna 50% om kod för tex. trådbyte.

Documents

Övning 10