UNIVERSIDAD NACIONAL DE INGENIERIA

FACULTAD DE INGENIERIA ELECTRICA Y ELECTRONICA

MICROELECTRNICAINFORME Previo N 2DISEO DE UN CIRCUITODIVISOR

PROFESOR: ING. ALARCONESTUDIANTE: FLORES ALBINO, CARLOS ECODIGO: 19930074J

FECHA DE ENVO: 22-NOV-2014-II2014-2MICROELECTRONICA INFORME FINAL 31) Disee un circuito divisor para nmeros en binario natural: A(2n bits) / B(n bits).

Para los diseos considere las posibilidades:

a) Diseo solo con circuitos combinacionales (sin reloj).

b) Diseo mediante circuitos secuenciales y operacin en serie.a)Diseo slo con circuitos combinacionales (sin usar reloj).

Celda bsica de divisin con restauracin

Las ecuaciones son:*P= ~A.B + ~A.C + B.C = ~A.(B+C) + B.C

*S= A.D + A.~B.~C + A.B.C + ~A.B.~C.~D + ~A.~B.C.~D S= A.[ D + ~(BC)] + ~A.~D(BC)

Donde se observa que:S = ABC, si D=0S= A,

si D=1 Donde se observa que la tabla de verdad es:Archivo verilog generado en dsch2 DCBASP

000000

000110

001011

001100

010011

010100

011001

011111

100000

100110

101001

101110

110001

110110

111001

111111

Layout:

Simulacin:

Se verifica la tabla de verdadSimulacin con el dsch:

Se observa que verifica la tablaCircuito divisor de 6bits : 3bits

Por facilidad haremos un circuito de 4bits : 2bits

Layout de divisor 4:2

Haciendo un zoom en las entradas y salidas:

Simulacin Microwind

Simulacin DSCH2

5) Respecto a la pregunta 9 del segundo laboratorio, se pide resolver usando el programa DSCH*INVERSOR TERNARIO

El layout

Simulacin

*COMPUERTA AND

El Layout

Simulacin:

Se observa que cuando en la combinacin de las entradas hay un Vdd/2, la salida tiene 2 posibilidades.

Se observa que cuando en la combinacin de las entradas hay un Vdd/2, la salida tiene 2 posibilidades.

*LA COMPUERTA OR

Layout:

Simulacin:

Se observa que cuando en la combinacin de las entradas hay un Vdd/2, la salida tiene 2 posibilidades.

Se observa que cuando en la combinacin de las entradas hay un Vdd/2, la salida tiene 2 posibilidades.

6) PREGUNTA OBLIGATORIA:

Para los circuitos que se pide disear en las preguntas anteriores y que se ha realizado su LAYOUT, evale la TESTABILIDAD del principal bloque constitutivo.

*Para el bloque o celda del circuito del divisor

Se puede dividir en dosI)

STUCK-AT-0STUCK-AT-1

NDCBASklmnopqrstuvwxySklmnopqrstuvwxyS

00000000000000000000001100100010001011

10001111110111111010001111110011111111

20010100111111000101100100111111111111

30011000010001000000000000001000111111

40100101111111000101101000111111111111

50101000010010000000000000000100011111

60110011000000000000000000100010001011

70111111110100111010001111111111111111

81000000000000000000000000110000001011

91001111110111111110001111111111011111

101010000100000000001000000110001001011

111011111110011111110001111111111111111

121100000100000000001000000110001001011

131101111110011111111001111111111111111

141110000000000000000000000110000001011

151111111110111111111001111111111111111

STUCK-AT-0STUCK-AT-1

NDCBASklmnopqrstuvwxySklmnopqrstuvwxyP

0000001111111

1000111111111

200101111111111

300110111111111

401001111111111

50101011111111

6011001111111

7011111111111

81000011111

91001111111

101010011111111

111011111111

121100011111111

13110111111

141110011111

1511111111

El conjunto mnimo de vectores es:

{(0,0,0,0);(0,0,1,0);(0,0,1,1);(0,1,0,0);(0,1,0,1);(0,1,1,1);(1,0,1,0);(1,0,1,1)}

* Todas las entradas y nodos son testeables

II)STUCK 0STUCK 1

NCBAPmnopqrstuPmnopqrstuP

0000000000000000011000011

1001000000000000000000111

2010111101001001111011111

3011000001000001000001111

4100111011001001111011111

5101000001000000100001111

6110111111111101111111111

7111100111110101111111111

STUCK 0STUCK 1

NCBAPmnopqrstuPmnopqrstuP

0000011111

1001011

20101111111

30110111111

41001111111

51010111111

611011

711111111

El conjunto mnimo de vectores es:

{(0,0,0,0);(0,0,1,0);(0,0,1,1);(0,1,0,0);(0,1,0,1);(0,1,1,1)}

* Todas las entradas y nodos son testeables

El conjunto de vectores de I) esta incluido en el conjunto de vectores de II)Por lo tanto se puede testear los dos bloques usando el conjunto de vectores mayor, osea:

{(0,0,0,0);(0,0,1,0);(0,0,1,1);(0,1,0,0);(0,1,0,1);(0,1,1,1);(1,0,1,0);(1,0,1,1)}, que sera la solucin del bloque total.La cobertura es del 100%, ya que no existe ningn nodo ni ninguna entrada ni la salida que no sea testeable.

La cantidad de entradas, nodos y salidas testeadas en total 26 en total anlisis

52

La simulacin cumple, se hizo en la simulacin de la pregunta 1 que es justamente la celda bsica.(ver pregunta 1).