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Memory & Storage Architecture Lab.@ Seoul National University
FRA: A Flash-aware Redun-dancy Array of Flash Storage
Devices
Proceedings of the 7th IEEE/ACM international conference on Hardware/software codesign and system synthesis. ACM, 2009.
Authors: Yangsup Lee, Sanghyuk Jung, Yong Ho Song
Presenter: Kijun Kim([email protected])
Memory & Storage Architecture Lab.@ Seoul National University
논문 선정
Background 신뢰성이 하락하면서 spare 영역의 ECC 만으로 부족해지는 상황 Enterprise HIL SW 설계 중 RAID 관련 이슈 (Chip-Kill 대비 ) 동기적 폴트 정복 (Program/Erase 는 BMS 로 해결 , Read 에 대해 필요 )
Keywords Flash / Parity / RAID / Redundancy / Reliability
Papers Soraya Zertal, "A reliability enhancing mechanism for a large flash embed-
ded satellite storage system." Systems, 2008 ICONS 08 Third International Conference on, 2008.
Lee, Yangsup, Sanghyuk Jung, and Yong Ho Song. "FRA: a flash-aware redun-dancy array of flash storage devices." Proceedings of the 7th IEEE/ACM in-ternational conference on Hardware/software codesign and system synthesis. ACM, 2009.
Im Soojun, and Dongkun Shin. "Flash-aware RAID techniques for dependable and high-performance flash memory SSD." Computers, IEEE Transactions, 2011.
Memory & Storage Architecture Lab.@ Seoul National University
Key Idea
Delayed Parity Write LPG(Logical Page Group)
그림 1. 기존의 RAID 5
그림 3. LP to LPG mapping
그림 2. Delayed Parity Write
Memory & Storage Architecture Lab.@ Seoul National University
a b c d e
f g
Key Idea
Write and Delayed Parity Update Dual Page Mapping Table Lost Parity
그림 4. Delayed parity update
그림 5. Dual Page Mapping Table
0’
0 1 2 3 P
P’
PA
LA
P = 0 + 1 + 2 + 3 P’ = 0’ + 1 + 2 + 3
Memory & Storage Architecture Lab.@ Seoul National University
Conclusion
Evaluation Pros RAID5 보다 나은 성능
• idle 구간 활용 , parity write overhead 감춤• Delayed parity write 에 의한 parity write
수 감소 기존 구조 (Log Block Scheme) 에서 큰 변화
없이 적용 가능
Cons Dual Page Mapping Table
• Page Mapping FTL 의 경우 ,맵핑을 위해 필요한 공간이 두 배가 됨
Logical vs. Physical Parity Group 이 논문을 포함한 기존 논문들은 Logical Ad-
dress 를 기준으로 Parity 그룹을 구성• LPG 내 페이지들은 다른 칩으로 향해야 함
- 논리주소와 물리주소 사이의 독립성이 떨어짐• 새 Parity 생성을 위해 기존 data 읽기 필요그림 6. Evaluation
Memory & Storage Architecture Lab.@ Seoul National University
Memory & Storage Architecture Lab.@ Seoul National University
FTL
FTLParity
GeneratorL2P
Chip 1
Chip 0
ParityGenerator
L2P
Chip 1
Chip 0
write
write
Memory & Storage Architecture Lab.@ Seoul National University
Physical Address 기준 Parity 구성• Flush 할 때 그룹이 결정• 복원을 위해 그룹 내 모든 페이지가 남아 있어야 함
- 즉 , Invalid 페이지도 남아 있어야 복구가 가능하므로 , 그룹 내 모든 페이지가 invalid 하기 전에는 해당 그룹을 재활용할 수 없음 GC 단위가 커지게 됨
Memory & Storage Architecture Lab.@ Seoul National University
ParityGenerator
LogicalPageGroup
ParityGenerator
LogicalPageGroup
PhysicalPageGroup
PhysicalPage
Memory & Storage Architecture Lab.@ Seoul National University
0 3
1
2
Ch 0Die x
Ch 1Die y
Ch 2Die x
Ch 3Die x
LPG 내의 페이지들은 다른 칩으로 향해야 함
Memory & Storage Architecture Lab.@ Seoul National University