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Universidad Nacional del Callao Escuela Profesional de Ingeniería Electrónica
Laboratorio De Sistemas Digitales Prof. Ing. Utrilla Salazar Darío 1
Universidad Nacional del Callao Escuela Profesional de Ingeniería Electrónica
UNIVERSIDAD NACIONAL DEL CALLAO
Facultad Ingeniería Eléctrica y Electrónica
Escuela Profesional de Ingeniería Electrónica
CURSO: LABORATORIO Nº 01 DE SISTEMAS DIGITALES
TEMA: BIESTABLES
PROFESOR: UTRILLA SALAZAR DARIO
ALUMNO :
-CARRANZA VERGARAY JACINTO 082058-I
-FLORES PACHECO ALONSO MARIO 082646-H
- YUCRA QUICHUA LUIS ALEXANDER 062575-H
SEMESTRE : 2011 - verano
BELLAVISTA – CALLAO
2011
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LABORATORIO Nº01 DE SISTEMAS DIGITALES
2011
BIESTABLES
Ing. UTRILLA SALAZAR DARIO
U N I V E R S I D A D N A C I O N A L D E L C A L L A O
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INDICE
I).- Titulo: BIESTABLES............................................................................Pág.5
II).- Objetivos:.……………………………………………………………………Pág.5
III).- Experimento:.………………………………………………………….………… Pág.5
IV).- IMPLEMENTACION..……………………………………………………...Pág.12
V).-CONCLUSIONES:…………………………………………………….……..Pág.23
VI).-BIBLIOGRAFÍA..…………………………………………………................Pág.24
VII).- ENLACES .……………. …………………………………………………...Pág.24
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LABORATORIO N 0 01 DE SISTEMAS DIGITALES
I).- Titulo: BIESTABLES
II).- Objetivos: consta de prácticas que tienen por objetivo lograr que los alumnos lleguen a dominar los temas sobre BIESTABLES Estos incluyen los siguientes objetivos:
2.1).- OBJETIVOS GENERALES
Implementar los circuitos biestables asíncronos (Latch) y sincronos (Flip Flop), utilizando puertas lógicas.
La visualización del funcionamiento de cada una de los biestables (Latchs y Flip Flops.) utilizando leds en las salidas.
Implementar circuitos básicos con biestables. Adquirir destreza para el montaje y cableado de circuitos digitales en el
prothoboard.
Que el estudiante aprenda utilizar los principios básicos para el análisis de circuitos digitales secuenciales mediante simuladores y que tenga la capacidad de realizar la detección de fallos, corregirlos y comprobar su buen funcionamiento.
2.2).- OBJETIVOS ESPECIFICOS
Para cada función lógica implementar con circuitos integrados de tecnología TTL (Serie 74). Buscar las referencias correspondientes en los manuales adecuados.
Se implementará como entradas lógicas DIPSWITCHs y como salidas lógicas LEDs. (Ver en el marco teórico del presente documento sus circuitos eléctricos).
Implementar cada circuito en prothoboard, analizar su funcionamiento y luego construya las tablas de verdad de los circuitos.
III).- Experimento:A).- MARCO TEORICO:
BIESTABLES
A.1).- INTRODUCCIÓN.- En el presente laboratorio, se desarrollara el análisis funcional de los biestables asíncronos (Latchs) y Síncronos (Flip Flops); los cuales representan los dispositivos fundamentales para el diseño de registros, Contadores, Maquinas de estados, memorias y todo circuito secuencial.
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A.2).- BREVE HISTORIA .- La primera electrónica flip-flop fue inventado en 1918 por William Eccles y Jordania FW . Se le llamó inicialmente el Jordán disparo del circuito-Eccles y constaba de dos elementos activos. El-flop tipo solapa analizan a continuación (RS, D, T, JK) se discutió por primera vez en 1954 UCLA curso de diseño por ordenador por Montgomery Phister, y en su libro Diseño lógico de las computadoras digitales. El autor Fue en el tiempo de trabajo en Hughes Aircraft con el Dr. Eldred Nelson, que había acuñado el JK plazo para un flip-flop que cambiar estados cuando ambas entradas estaban. Los otros nombres fueron acuñados por Phister. Difieren ligeramente de algunas de las definiciones que figuran a continuación El origen del nombre para el flip-flop se detalla por PL Lindley, un JPL ingeniero, en una carta a EDN , una revista de diseño de la electrónica. La carta es del 13 de junio de 1968, y fue publicado en la edición de agosto de la revista. En la carta, el Sr. Lindley explica que oyó la historia de los flip-flop del Dr. Eldred Nelson, quien es el responsable de acuñar el término, mientras trabajaba en Hughes Aircraft .Flip-flop en el uso de Hughes en el momento eran del tipo que llegó a ser conocida como JK. En el diseño de un sistema lógico, el Dr. Nelson asignan letras a las entradas del flip-flop de la siguiente manera: # 1: A y B, n º 2: C & D, # 3: E y F, N º 4: G y H, N º 5: J & K.
A.3) DEFINICION .- Los flip-flops pueden ser simples (transparente) o velocidad de reloj. Simple flip-flop puede construirse en torno a un par de acoplamiento cruzado invierte elementos: los tubos de vacío , transistores bipolares , transistores de efecto de campo , inversores , y la inversión de puertas lógicas se han utilizado en los circuitos de prácticas, tal vez aumentado por algún mecanismo que bloquea (a permitir que / deshabilitar la entrada). La más avanzada registrado (o no transparentes) los dispositivos están especialmente diseñados para síncrona (tiempo discreto), los dispositivos tales por lo tanto ignoran sus entradas, excepto en la transición de una señal de reloj dedicado (conocido como reloj, pulsante o efecto estroboscópico). Esto hace que el flip-flop para cambiar ya sea o mantener su señal de salida basada en los valores de las señales de entrada en la transición. Algunos fracasos de cambio de la salida-flip en el flanco de subida del reloj, otros en el flanco de bajada.
A.4).- ENTRADAS Y SALIDAS LOGICAS.- Las entradas a la ALU son los datos en los que se harán las operaciones (llamados operandos) y un código desde la unidad de control indicando qué operación realizar. Su salida es el resultado del cómputo de la operación.En muchos diseños la ALU también toma o genera como entradas o salidas un conjunto de códigos de condición desde o hacia un registro de estado. Estos códigos son usados para indicar casos como acarreo entrante o saliente, overflow, división por cero, etc.
El Dip switch
Figura N°
Una red PULL UP o PULL DOWN como se muestra en la siguiente figura.
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Figura N° 2
Las salidas de estos circuitos son las (IN) entradas de las compuertas (los pines del integrado) y como también se puede observar en la figura anterior la salida del integrado (OUT) es la entrada del circuito LED.
A.5).- FLIP FLOP - Con un inversor
La ventaja aquí es la cantidad de compuertas utilizadas solo una compuerta NOT.
El Flip-Flop presentado anteriormente conocido como Flip-Flop RS suele presentar un estado indeterminado cuando sus dos entradas R y S se encuentran en estado alto así que veamos como se puede solucionar este inconveniente.
A.6).- FLIP FLOP D:
En este circuito no existe la posibilidad de que las dos entradas estén a nivel alto, ya que posee un inversor entre una y otra, de tal modo que R = ~S, observa el siguiente gráfico, aquí se supone la entrada Dato a nivel 0...
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Veamos que ocurre cuando la entrada Dato, pasa a 1 y CK cambia de estado pasando también a 1, según como se van transmitiendo los datos por las compuertas resulta Q=1 y ~Q=0.
Para que el Flip-Flop retorne a su estado inicial, la entrada Dato D deberá pasar a 0 y sólo se transferirá a la salida si Ck es 1. Nuevamente se repite el caso que para leer el datos debe ser Ck=1.
En forma general se representa el Flip-Flop D con el siguiente símbolo
A.7).- FLIP FLOP Master-Slave:
Se trata de un arreglo de dos FF independientes. El primero actúa como Master y el otro como Slave. Con la diferencia de que en este caso las entradas Set y Reset son realimentadas por las salidas Q y ~Q respectivamente, quedando libre únicamente la entrada CK.
Considerando CK=0, será la salida Q=0 y ~Q=1, al momento del cambio de nivel de CK (CK=1), sólo cambiaran las salidas del primer Flip-Flop (Máster) sin afectar las salidas Q y ~Q.
Ahora bien, cuando CK regrese a su estado inicial (CK=0) el Slave conmutará las salidas Q y ~Q quedando Q=1 y ~Q=0. Al cambiar de estado CK (CK=1) las salidas no serán afectadas. Esto se puede resumir en una pequeña tabla de verdad, como ésta...
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Bueno, le agregué una fila más, por si preguntas ;-)
A este tipo de Flip-Flop, se le a dado la posibilidad de preestablecer el estado de sus salidas, adicionándole dos entradas más, Preset (Pr) y Clear (Clr), que vendrían a ser algo así como Set y Reset respectivamente, pero claro, hay que advertir que se debe evitar la situación Pr=Clr=0
También tiene una forma de representación simbólica...
B).- Diseño.
Tenemos los siguientes diseños de los circuitos armados en el laboratorio
Figura (3).- Diseño del primer circuito
Figura (4).- Diseño del segundo circuito
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Figura (5).- Diseño del tercer circuito
Figura (6).- Diseño del cuarto circuito
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C.- Equipos y materiales.- tenemos los siguientes :
Figura (7).- Circuitos Integrados TTL : 7400, 7402, 7474, 7476
Figura (8).- Resistencias de 100 ohmios
Figura (9).- Manuales técnicos.Figura (10).- leds
Figura (11).- Un dipswichFigura (12).- Cables delgados
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Figura (13).- Un multímetro Figura (14).- 2 protoboards
IV).- IMPLEMENTACION
1. Implementar el circuito mostrado en la Figura 1. Analice su funcionamiento y desarrolle su Tabla de Verdad.
CIRCUITO Nº1
1
23
U1:A
7400
4
56
U1:B
7400
0R
0S
Q
Q´
Figura (15)
R S Q
0 0 Estado no permitido
0 1 1
1 0 0
1 1 Estado anterior
Funcionamiento:
El flip-flop tiene dos entradas R (reset) y S (set), se encuentran a la izquierda del símbolo. Este flip-flop tiene activas las entradas en el nivel BAJO, lo cual se indica por los circuitos de las entradas R y S. Los flip-flop tienen dos salidas complementarias, que se denominan Q y Q’. Luego encontramos la condición "set" del flip-flop. Aquí un nivel BAJO, o cero lógico, activa la entrada de set(S). Esta pone la salida normal Q al nivel alto, o 1. Seguidamente encontramos la condición "reset". El nivel BAJO, o 0, activa la entrada de reset, borrando (o poniendo en reset) la salida normal Q.
La cuarta línea muestra la condición de "inhabilitación" o "mantenimiento", del flip-flop RS. Las salidas permanecen como estaban antes de que existiese esta
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condición, es decir, no hay cambio en las salidas de sus estados anteriores. Indicar la salida de set, significa poner la salida Q a 1, de igual forma, la condición reset pone la salida Q a 0.
2.- Implementar el circuito mostrado en la Figura , analizar su funcionamiento y construir su tabla de verdad.
CIRCUITO Nº 2
1
23
U1:A
7408
4
56
U1:B
7408
2
31
U2:A
7402
5
64
U2:B
7402
1
23
U3:A
7432
4
56
U3:B
7432
D1LED-RED
D2LED-RED
0
0
0
0
RV1(2)
R4
DC 7
Q 3
GN
D1
VC
C8
TR2 TH 6
CV5
U1
555
RV1
1k
R1100k
C110uf
D1LED-RED
Figura (16)Tabla de verdad:-Qn+1: led color rojo ____-Qn+1: led color Amarillo
CONCLUSIONES:1. Se observa que cuando están activados el preset y/o el clear las demás entradas no
influyen en las salidas
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2. Al desactivar el preset y clear y solo modificando los valores de R y S además de dándole la señal del reloj existe un solo caso indefinido y eso ocurre cuando las dos entradas son 1
3 .- Implementar el Circuito de la Figura 3, analice su funcionamiento y construir su Diagrama de tiempo.
CIRCUITO Nº3
D2
Q5
CLK3
Q6
S4
R1
U1:A
7474
D12
Q9
CLK11
Q8
S10
R13
U1:B
7474
1
23
U2:A
74LS266
U1:B(S)
U1:A(R)
U1:A(S)
U1:B(R)
D1LED-GREEN
D2LED-GREEN
R120K
R220K
U1:B(CLK)
Figura (17)Diagrama de tiempos
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4 .- Utilizando el Flip Flop D, diseñar un circuito que el permita convertir a Flip Flop JK. Implementar el circuito y verifique su tabla de verdad.
SOLUCION
Sabemos que las tablas de verdad general de los biestables son:
Plantearemos una tabla en la que los Flip Flop D y JK realizan todos los cambios posibles (tabla de excitación o habilitación):
J K D0 X 0 0 01 X 0 1 1X 1 1 0 0X 0 1 1 1
Las entradas del circuito que diseñaremos son J, K y el estado anterior (
), solo tendrá una salida que será la entrada D del Flip Flop con que contamos,
llevando esta tabla a un mapa de karnaugh, tenemos:
00 01 11 100 0 0 1 11 1 0 0 1
D
Donde resolviendo el mapa obtenemos
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D2
Q5
CLK3
Q6
S4
R1
U1:A
74HC74
1
23
U2:A
74HC08
4
56
U2:B
74HC08
1
23
U3:A
74HC32
1 2
U4:A
74HC04
K
J
Verifiquemos su tabla de verdad:
J K D0 00 1 0 01 0 1 11 1
Por tanto, hemos transformado un Flip Flop D en un Flip Flop JK, vemos que en nuestra ultima tabla las entradas J y K hacen que los valores de sean los de un
Flip Flop JK, por ello es correcto el circuito que diseñamos para la requerida conversión.
OBSERVACION:En vista que la entrada K del Flip Flop es negada, cuando se trabaje a alta frecuendcia, es probable que el Flip Flop tenga errores en sus secuencias.
CONCLUSION:Podemos diseñar el Flip Flop que necesitemos a partir de cualquiera que tengamos.
5 .- Utilizando el Flip Flop D, diseñar un circuito que el permita convertir a Flip Flop T, implementar el circuito y verifique su tabla de verdad.
SOLUCION
Como en el caso anterior, plantearemos la tabla de excitación/habilitación de los Flip Flops D y T.
T D0 0 0 01 0 1 11 1 0 00 1 1 1
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Al igual que el caso primero, las entradas de nuestro circuito serán la entrada D y el estado anterior , la salida será la entrada D del Flip Flop con que contamos, llevando esta tabla a un mapa de karnaugh, tenemos:
0 10 0 11 1 0
D
Donde resolviendo el mapa obtenemos
D12
Q9
CLK11
Q8
S10
R13
U1:B
74HC74
1
23
U5:A
74HC86
T
Verifiquemos su tabla de verdad:
T D
0
1
Por tanto, hemos transformado un Flip Flop D en un Flip Flop T, vemos que en nuestra ultima tabla la entrada T hacen que los valores de sean los de un Flip
Flop T, por ello es correcto el circuito que diseñamos para la requerida conversión.
OBSERVACION:Es recomendable que cuando montemos el circuito que hemos diseñado, le acoplemos el circuito de autoreset (circuito RC), de ese modo aseguramos que el estado inicial sea bajo.
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CONCLUSION:En todo momento la salida de la puerta OR Exclusiva depende del estado anterior, pues cuando T=0, la salida de la puerta es , y cuando T=1, si el estado anterior es 0, la salida será 1, mientras que si el estado anterior en 1, la salida será 0, es decir la salida de la puerta siempre será .
6.- Implementar el circuito de la Figura 4, analice su funcionamiento y desarrolle su tabla de verdad.
CIRCUITO Nº6
1
23
U1:A
7400
4
56
U1:B
7400
1J
1K
10
98
U1:C
7400
13
1211
U1:D
7400
J K Q
0 0 estado anterior negado
0 1 0
1 0 1
1 1 estado anterior
Funcionamiento:Como puede verse en el símbolo del flip-flop J-K, este posee dos salidas complementarias Q y Q al igual que el flip-flop R-S.
Las características del flip-flop J-K -Cuando J=1 y K=1,el flip-flop J-K retiene el estado que poseía anteriormente.
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- Cuando J=1 y K=0, el flip-flop J-K tomará el estado Q=1 independientemente del estado en el que se encontraba anteriormente
- Cuando J=0 y K=1, al el flip-flop J-K tomará el estado Q=0 independientemente del estado en el que se encontraba anteriormente.
- Cuando J=0 y K=0, el flip-flop J-K tomará un estado opuesto a aquél en el cual se encontraba anteriormente. Esto quiere decir que si antes el flip-flop J-K se encontraba en el estado Q=1, entonces tomará el estado Q=0 después de la transición. Asimismo, si se encontraba en el estado Q=0 antes de la transición, entonces tomará el estado Q=1 después de la transición.
2. DE LOS MANUALES DEL FABRICANTE DESCRIBA TODAS LAS CARACTERISTICAS DE LOS LATCH Y FLIP FLOP COMERCIALES
74HC/HCT573
OCTAL D-TYPE TRANSPARENT LATCH; 3-STATE
Características:
-Entradas y salidas en lados opuestos del paquete que permita interfaz fácil con
microprocesadores
-Es útil como entrada o salida de puerto para microprocesadores
microcomputadoras /
-salidas 3-State no inversor para el autobús aplicaciones orientadas a
-Común de salida 3-state entrada de habilitación
-Funcionalmente idéntico al "563 y 373 "
-Capacidad de salida: conductor de autobús
- CPI categoría: MSI
Datos De Referencia:
GND = 0 V; Tamb = 25 °C; tr = tf = 6 ns
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Número Pin. Símbolo Nombre Y Funciones:
SN74LS174- Borde-Accionado Entradas D-Type Reloj - Borde-Accionado tamponado-positivo-Restablecer Común asincrónico- Diodos de entrada Abrazadera limitar los efectos de alta velocidad de terminación
Rangos De Funcionamiento Garantizado
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MM74C76
Dual J-K Flip-Flops with Clear and PresetCaracterísticas:
-de alta velocidad: Fmax = 67MHz (típico) en VCC = 6V
-baja disipación de potencia:ICC = 2 mA (MAX) en TA = 25 ° C
-alta inmunidad al ruido:
= = 28% VCC (min.)
-Impedancia de salida simétrica:
| |= = 4mA (MIN)
- retardos de propagación equilibrado:
<>
- Amplia Gama De Voltaje De Funcionamiento:
VCC (OPR) = 2V a 6V
-pin y compatible con función 74 serie 76
Descripción Pin:
3. APLICACION DE LAYCHES Y FLIP FLOPS
LATCH RS CMOS
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S=1 (R=1 simetría) N1 On y P1 Off Þ P = “low” ÞN3 Off y P3 On Þpara obtener Q necesito conocer RR=0 (S=0 simetría)N4 Off y P4 On Þ
S R Q P
0 0 Qantes Pantes
1 0 1 0
0 1 0 1
1 1 0 0
FLIP FLOP• Registros de desplazamiento, contadores, divide por N
• Memorias: RAM y ROM
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Utilizamos las funciones de entrada de los flip flops para dibujar la lógica combinaciones correspondiente a las entradas de cada flip flop y formar así el contador.Las funciones de entrada obtenidas de los Mapas de Karnaugh son:
J2 = K2 =Q1·Q0J1 = K1 = Q0J0 = K0 = 1
Note que el circuito obtenido corresponde al del contador de 3 bits analizado
V).-CONCLUSIONES:
A través de esta práctica aprendimos acerca de los flipflop que son celdas binarias que son capaces de almacenar 1 bit de información, los cuales están conformados por las entradas del mismo, las cuales se marcan como J y K y sus salidas marcadas como Q y Q´, además están integrados por una entrada de reloj, así como por el clear y preset.
Para ello lo sincronizamos con el flipflop gracias a la entrada de reloj.
Es uno de los métodos más usados para estudiar el comportamiento de las señales de un biestable ( estado interno, salidas, etc. ) y de cualquier circuito secuencial en general. En él se ve en un gráfico señal-tiempo como evolucionan las señales al compás de la señal de reloj ( por flanco o nivel ) de una forma muy explícita.
Un solo flip-flop se puede utilizar para almacenar un poco , o dígitos binarios, de datos.
Si comparas los dos flip-flop representados en el gráfico, verás que sólo difieren en los niveles de señal que se utilizan, debido a la tabla de verdad que le corresponde a cada tipo de compuerta
En todo momento la salida de la puerta OR Exclusiva depende del estado anterior, pues cuando T=0, la salida de la puerta es , y cuando T=1, si el estado anterior es 0, la salida será 1, mientras que si el estado anterior en 1, la salida será 0, es decir la salida de la puerta siempre será .
Se observa que cuando están activados el preset y/o el clear las demás entradas no influyen en las salidas
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Al desactivar el preset y clear y solo modificando los valores de R y S además de dándole la señal del reloj existe un solo caso indefinido y eso ocurre cuando las dos entradas son 1
VI).-BIBLIOGRAFÍA.
FUNDAMENTOS DE SISTEMAS DIGITALES / THOMAS L. FLOYD / 9º edición / editorial PEARSON / pág. 412 – 457.
SISTEMAS DIGITALES, Principios y aplicaciones - 8º EDICION TOCCI – WIDNER EDITORIAL: PEARSON EDUCACION
CIRCUITOS LOGICOS Y SISTEMAS DE MICROCOMPUTADORAS - 8º EDICION
WIATROWSKI EDITORIAL: LIMUSA
VII).- ENLACES .
http://www.profesormolina.com.ar/electronica/componentes/int/biest.htm, consultado el 11 de Enero del 2011
http://es.wikipedia.org/wiki/Biestable, el 11 de Enero del 2011 http://www.profesormolina.com.ar/electronica/componentes/int/biest.htm,
consultado el 11 de Enero del 2011 http://www.esi.uclm.es/www/isanchez/teco/tema6.pdf, consultado el 11 de
Enero del 2011
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