Control Automatizado (Corte y Perforacin) Morales Escobar Leidy Yarice, Rincn Lpez Cristian Camilo, Julio E. Rodrguez Fonseca.Fundacin Universitaria de San Gil, Facultad de Ciencias Bsicas e Ingenieras, Programa Ingeniera ElectrnicaYopal-Colombia

lyaricemorales@gmail.comcristianrinconmsm@hotmail.comjurofo@gmail.com

Abstractthis document shows the results o the second lab in the field of Digital II, which its development is the logical solution to a machining process control cutting and drilling RS flip-flop. Itshould be resolvedusingthestate machineMealyorMoore, thenusing a computer programto simulateand implementtheresulting circuitin the controllerprogramQuartusIIcard7.2.

Keywordssystems digital, latches, sequentialsystems.

I. INTRODUCCIN

Es importante tener el conocimiento del funcionamiento y la aplicacin de los diferentes componentes y dispositivos con los que posiblemente nos encontremos en la industria y/o campo de trabajo; tambin tiene la misma importancia la utilizacin de el software que acompaa muchas veces este tipo de dispositivos; ya que el no saberlo usar no permite su aplicabilidad. El familiarizarnos con el IDE de programacin es fundamental para poder dar las soluciones pertinentes que nos han solicitado o las que se lleven a cabo por nuestra propia cuenta.

Con el uso de la tarjeta cyclone II, se coloca en prctica los diferentes conceptos de la materia de digitales, diagramas de estados, mapas de Karnaugh, en si electrnica digital secuencial y adems se est manejando una nueva tecnologa como lo es la FPGA

II. OBJETIVOS

-Implementar conocimientos obtenidos en el curso de Digitales II; a travs del diseo y simulacin de un proceso industrial denominado Corte y Taladrado.

-Utilizar herramientas informticas para hacer el modelado y diseo de un proceso de forma eficiente.

-Ejecutar el proceso de corte y taladrado en una FPGA; mediante la representacin con LED`s y Switchs de los sensores y actuadores respectivamente.

III. MATERIALES y mtodos

A. Materiales.En esta prctica de laboratorio se utilizaron los siguientes equipos, elementos y programas de simulacin.

1) Equipos

Computador, FPGA EP2C20F484C7N CYCLONE II

2) Programas informticos

Quartus II 7.2 Web Edition Boole Proteus 8.1

B. Mtodos

Para que esta prctica de laboratorio sea un xito se debe seguir minuciosamente los siguientes pasos:

1. Utilizando cualquiera de los dos mtodos de mquinas de estados ya sea mquinas de estados de Mealy o mquinas de estados de Moore, realizar un Control de mecanizado (Corte y perforacin), con Flip-Flop RS, con la utilizando del programa informtico proteus 8.0 simular el circuito resultante para comprobar su funcionalidad. El cual para su funcionamiento propone lo siguiente:

La planta de fabricacin de equipamiento deportivo cuenta entre sus procesosde mecanizado con el proceso de corte y taladrado para la fabricacin demancuernas. En este proceso una barra cilndrica de aluminio debe sertaladrada y cortada teniendo en cuenta especificaciones de longitud de corte yprofundidad de taladrado, las cuales son aseguradas por sensores de posicin.Se debe implementar un circuito electrnico de control basado en Flip-Flops RSque permita ejecutar el proceso correctamente.

Figura 1. Componentes escenario sistema de corte y taladrado

Descripcin del proceso

a. Los Rodillos Gua impulsados por el Motor (2) conducen la barra cilndrica hasta ser detectada por el sensor de posicin s1 (3), en este momento el Motor (2) debe parar su marcha.

b. Cuando el sensor de posicin s1 (3) detecta la barra cilndrica en posicin se enciende el Taladro (6) y el cilindro de taladro (7) hacia adelante (+).

c. El sensor de posicin s2 (4) detecta el final del recorrido del taladro, en ese momento se debe detener la marcha del cilindro taladro (7) hacia adelante (+) y colocar en marcha hacia atrs (-) con el taladro an encendido.

d. El sensor s3 (5) detecta el retorno del cilindro taladro (7), en este momento el cilindro taladro (7) y el taladro (6) deben detenerse.

e. Cuando el sensor s3 (5) detecta el retorno del cilindro taladro (7) debe encenderse la sierra (2) que bajar haciendo el corte de la pieza. Cuando el sensor s1 (3) deje de detectar la barra cilndrica es porque esta ha sido cortada por lo tanto debe parar el trabajo de la sierra (2) y comienza el proceso de nuevo.

En el siguiente diagrama de tiempos se representa de forma cronolgica elproceso

Figura 2. Diagrama en el tiempo proceso completo en operacin

2. despus de tener el circuito digital funcionando correctamente en el programa de simulacin proteus 8.0 se hace el mismo diseos en el programa Quartus II 7.2 web edition.

3. configurar la tarjeta CYCLONE II y configurar sus pines de salida para ver la funcionalidad del circuito ya cargado en la FPGA.

IV. RESULTADOS

Para la solucin al proceso se decidi resolverlo por las mquinas de Moore, ya que es ms conveniente.

Se tomaron los siguientes estados y salidas:

TABLA IITABLA DE ESTADOS Y SALIDAS

ESTADOS SALIDAS

E00001

E11001

E21101

E31110

E41100

Seguidamente de tener definido los estados y las salidas; se procede a realizar el diagrama de estados.

Figura 3. Diagrama de estados, mquinas de estados de Moore

Al tener el diagrama listo, se procede a realizar la tabla de transicin y salida para cada uno de los componentes del proceso de corte y perforacin.

TABLA IIITABLA DE TRANSICION Y SALIDAS

ESTADOANTERIORTRANSICIONESTADOSIGUIENTEMTCS

E000000001E000000000

E000001001E110001000

E110000001E000000000

E110001001E110001000

E110001101E201100110

E201101101E201100110

E201101100E201100110

E201100101E000000000

E201100100E000000000

E201101110E301000100

E301001110E301000100

E301001100E301000100

E301000100E000000000

E301000110E000000000

E301001101E400010001

E400011101E400010001

E400011001E110001000

E400010101E000000000

Una vez definida la tabla de transicin y salidas se procede a simplificar las ecuaciones resultantes de la funcin lgica para cada flip-flop y para cada componente del proceso; motor, taladro, cilindro del taladro y la sierra, usando los mapas de Karnaugh.

Funcin lgica para el motor

Para obtener esta funcin agrupamos en mintrminos.

Figura 4. Mapa de Karnaugh para salida del motor.

La funcin obtenida de la tabla de la verdad es la siguiente:

Funcin lgica para el taladro

Para obtener esta funcin agrupamos en maxtrminos.

Figura 5. Mapa de Karnaugh para salida del taladro.

La funcin obtenida de la tabla de la verdad es la siguiente:

Funcin lgica para el cilindro deltaladro

Para obtener esta funcin agrupamos en mintrminos.

Figura 6. Mapa de Karnaugh para salida cilindro del taladro.

La funcin obtenida de la tabla de la verdad es la siguiente:

Funcin lgica para la sierra

Para obtener esta funcin agrupamos en mintrminos.

Figura 7. Mapa de Karnaugh para salida de la sierra

La funcin obtenida de la tabla de la verdad es la siguiente:

Finalmente se dibuja el circuito lgico que realice la funcin lgica simplificada equivalente. En esta primera parte se har la simulacin en Proteus 8.0. El esquema se muestra a continuacin.

Figura 8. Esquema del Circuito funcin lgica completa simulado en Proteus.Una vez se ha comprobado que el programa funciona correctamente se procede a llevar el montaje al programa Quartus II 7.2.

Figura 9. Esquema circuito lgico control de mecanizado (corte y perforacin)

Finalmente se configura los pines de entrada y salida de la tarjeta Cyclone II.

Teniendo todas las salidas claras lo nico que hacemos es configurar los pines de la tarjeta.

Figura 10. Tarjeta FPGA CYCLONE II, programada con el control de mecanizado (corte y perforacin)

V. DISEO A TRAVES DE SOTFWARE La herramienta informtica que se utilizo para hacer un anlisis lgico del proceso, con maquinas de estados; fue el programa BOOLE, el cual se encarga de la generacin de los circuitos representativos as como de tablas y reducciones por Karnaug. De esta manera se obtienen datos precisos y depurados; eliminando el error humano.Esta herramienta de software libre diseada por estudiantes para estudiantes; es de gran uso a nivel acadmico y permite crear maquinas de moore o mealy a travs de una interface muy amigable que va solicitando informacin sobre el proceso o la maquina que se desea construir o disear. En este caso se hizo uso de la herramienta para realizar un anlisis paralelo al proceso de corte y perforacin.

Figura 11. Interface Programa BOOLE.

Como se observa en la figura 11. Solo hay que ingresar los datos obtenidos en el diagrama de estados y el software; genera una tabla de verdad con todas las combinaciones posibles.

Figura 12. Tablas de verdad Programa BOOLE.

Teniendo la tabla de verdad completamente diligenciada con todos las transiciones que se hayan evaluado previamente en nuestro diagrama de estados; es posible darle completar la tabla con estados libres X y luego dar click en evaluar. Esta accion genera unas tablas de verdad para las reducciones por varios mtodos y nos permiten obtener las funciones simplificadas por min trminos o ms trminos.

Figura 12. Funciones obtenidas Programa BOOLE

Tambin es posible dar click en el botn Veitch-Karnaugh para visualizar las agrupaciones realizadas para la reduccin.

Figura 13.Reducciones- Programa BOOLE

Adems dando click en el botn Visualizar circuito se muestra un circuito representativo de la funcin reducida.

VI. CONCLUSIONES

Es muy importante realizar el anlisis correcto aplicando una de las mquinas de estado ya sea de Moore o de Mealy, porque de acuerdo a las funciones lgicas obtenidas depender el buen funcionamiento del proceso que queremos implementar.

Los sistemas secuenciales y combinacionales forman un conjunto de circuitos muy importantes en la vida cotidiana. En cualquier elemento que sea necesario almacenar algn parmetro, es necesario un sistema secuencial. As, cualquier elemento de programacin (o lo que es lo mismo, con ms de una funcin) necesita un sistema secuencial.

Al momento de asignar o configurar los pines es importante tener en cuenta que la configuracin para el push button switch no aplica para este proceso debido a que es un contacto normalmente cerrado.

El diseo a travs de software especializado permite eliminar el error humano y crear circuitos ms reducidos; por otro lado permite el anlisis rpido de un proceso para corroborar resultados obtenidos de forma manual. Sin embargo; la herramienta se utilizo solo en su forma bsica, ya que existe la posibilidad de crear maquias de estado mealy y moore desde la creacin de su diagrama de estados ( Ver figura 3) con lo cual se automatiza aun ms el diseo e implementacin de un tarea requerida.

Con el uso del programa Boole se puede obtener directamente el cdigo VHDL para ingresar a la FPGA, sin necesitad de crear un nuevo diagrama de bloques en QuatusII.

VII. REFERENCIAS

[1]http://www.ni.com/white-paper/6984/es/[2]http://www.aunbit.com/que-es-un-fpga/[3]http://www.utvm.edu.mx/OrganoInformativo/OrgAgo07/circuitos.htm[4]http://paginaspersonales.deusto.es/zubia/