GoldenGate Fast Yield Contributor · 2010-12-07 · Fast Yield Contributor とは？特徴： •他の手法では得られないような、設計に対する感度の考察が得られます

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Fast Yield Contributor

GoldenGate 4.4.6

Agilent EDA Forum 2010

～歩留まり改善とサイズ最適化へ

向けた新しい手法～

Page1 Agilent EDA Forum 2010

GoldenGate FYC

Analog/RF IC設計でのプロセスばらつきの課題

•コーナ(Worst Case)モデルではOverSpec回避と面積削減が困難

•バラつきが大きくなり、全ての性能がコーナモデルに収まるよう設計できなくなってきた

歩留まり予測をするためにモンテカルロ解析を使う際、プロセスバラつきを現す統計モデル

（Globalモデル）が必要

⇒しかしデザインセンタリングするためのMonte Carloには時間がかかる

GoldenGate FYC


トランジスタ形状バラつき

トランジスタ特性バラつき

OverSpec回避とチップ面積最適化に必要なもの

ゲート長ゲート幅Toxなど

Vth

Ion/Ioffなど

パッシブデバイス配線形状寄生ばらつき

パッシブ素子特性配線特性バラつき

配線幅・厚ビア形状配線層間膜厚

配線容量・抵抗ビア抵抗誘電率など

OverSpecを回避し、さらに精度を得るためにgm, gds, routなどアナログ特性をバラつきモデルに入れる必要がある⇒消費電流、出力、ゲイン、NF

などに顕著に効く

面積に効くので、どのパッシブ素子、配線や寄生素子が寄与するのか特定する必要がある

GoldenGate FYC


Fast Yield Contributor とは？

特徴：• 他の手法では得られないような、設計に対する感度の考察が得られます＊ FYCはバラつきの要素の特定とそのImpactの度合いを求めます

• 通常のMonte-Carloシミュレーションより最大20~30倍高速です

• 通常のMonte Carloと比べても±1sigma内の精度が保たれます

Benefits：• デザインセンタリングのための繰り返しの工数を削減できます

• 今まで設計者の技量に頼っていたものが定量化されます

• 設計者は複数の目標仕様を達成するためのサイズ最適化を行えます

＊DC/AC解析とCarrier解析 (HB)が可能です。（VCO含む）

SSNA, CRノイズ解析にも利用できるように拡張中です


GoldenGate FYC

Fast Yield Contributorの利用Step

1) 統計モデルの設定

2) 解析の設定－測定式（Performance）の設定＊電源電流、DC Gainなど

3) FYCの実行

4) QwaveでContributorの分析

5) 歩留まり・バラつき改善のために素子のサイズパラメータを調整

各仕様毎に調整後、Normal Monte Carloによる検証


GoldenGate FYC

Monte Carlo “Task”の各パラメータの設定を行い、FYCをEnableにします。

Regular：通常のAlgorithm

LHS/HSS：高速Sampling Algorithm

Boundary：境界モデリング

FYC：Fast Yield Contributor

Compute Yield Contrib. Table：歩留まり貢献度をテーブル表示

回数を指定

Process：プロセスバラつき振り－統計モデルパラメータは同方向に動く

Mismatch：ローカルバラつき振り－統計モデルパラメータはランダムに動く

Cell指定可能

Fast Yield Contributorの設定

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表示するハイアラーキー層の指定1:表層, 2：2層まで、など

表示するContributor

Typeの選択：•Std dev

•Correlation

•Std dev * Correlation

各素子毎に感度解析された結果

“Contributor”の表示と分析

GoldenGate FYC


FYCでの感度解析（Contributor）とは？

X軸：回路全体が振られた場合の測定式のバラつき結果

Y軸：各ブロックや素子のみが振られた場合の測定式のバラつき結果

＊QwaveでContributor表示した場合の横軸に相当

Correlation

Std_dev

小← Performance → 大

大←

Perfo

rmance

→ 小

x

x

全試行結果をそれぞれプロットした時の、-傾きがCorrelation-Y軸のばらつきがStd_devとなります。

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消費電流を下げるために、トランジスタNM8のパラメータを変更します

NM8

NM8のゲート長を180nmから220nmへ変更

感度が高い素子のパラメータを調整

GoldenGate FYC


Meanとσの改善改善前

改善後

改善の確認

GoldenGate FYC


FYC

FYCによる設計フロー

回路素子パラメータ調整

OverSpec

超高速歩留まり・バラつき解析

Layout・寄生抽出

Corner解析

他のBlockとIntegration (Transceiver)

Normalモンテカルロ解析

Processバラつき Mismatchバラつき

FYC(他Blockの影響)

感度

不明 FYC

(寄生素子の影響)

Tape Out

FYC機能は設計フローのあらゆるStepで適用可能 (性能/面積の最適化)

Typical回路設計(Block)

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出力電圧Gainは緑（before）から赤（after）に0.35dBほど減少

電圧GainとパワーGainの式（Performance）

5次高調波までのCR解析を設定（RF=5.25GHz）

beforeafter

RF Gain特性とのバランスを検証・再調整

GoldenGate FYC


FYCとNormal Monte Carloとの精度比較

GoldenGate FYC

プロセス振り（Process）

ローカル振り（Mismatch）


FYC速度ベンチマーク

Circuit Simulation MC回数 FYC時間 Normal MC 時間

LNA

~DC解析~

消費電流:

Process500 2s 10s

LNA+Mixer

~HB解析~

Conv. Gain：Process

1,000 28s 283s

Conv. Gain：Mismatch

1,000 24s 431s

Conv. Gain：Both

1,000 28s 454s

DownConverter

~HB解析~

“Extracted View

：3万素子”

出力電圧:

Process100 94s 1,585s

Note：FYCは感度解析OptをDisableにした場合

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Monte Carloの制限

Monte Carloではサンプルのバラつき(discrepancy)がおきます

• 結果として多くの試行が通常必要になります

“Discrepancy”とはどのくらい十分にスペースをサンプルできるかの指標です

– 右記の2次元変数の例で示すように、スペース内全てにおいて、RというBox

内でサンプルされるようにしなければなりません

– 与えられた試行数にて、どのように効果的にサンプリングすることができるのでしょうか？

Variable #1

Va

ria

ble

#2

Monte Carlo

x

x xx x x x

x xxx xxxx x xx

xxx xx xx x

x x xxxx x x

x xx xx x

x

R

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Quasi-Monte Carlo サンプリングアルゴリズム

Latin Hypercube Sampling (LHS)

• Binning method

• Divides distribution and samples randomly from

bins

• Only one sample from one bin per run

Hammersley Sequence Sampling (HSS)

• Designed to reduce discrepancy in samples

• Used in CGI lighting models, motion planning

Variable #1

Va

ria

ble

#2

x

x x

x x x

x x x

x x x

x x

x

R

GoldenGate FYC

Note：LHS/HSSはFYCでも利用可能


Example: 相関を持つ変数を特定する場合の例標準のモンテカルロ

11個のプロセス変数を持つ統計モデルで、3種（MC,

LHS, HSS）を比較

目標:相関が無い変数（相関係数が0.10以下になる変数）を見つけて排除すること

標準のMC :

• 相関が無い（0.10以下）変数と2つの相関が強い変数を見つけるために1000回の試行が必要です

Correlated Variables

Non-correlated Variables

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Example:相関を持つ変数を特定する場合の例LHS

LHS:

• 相関が無い変数を見つけるのに200回程度の試行で可能



GoldenGate FYC


Example:相関を持つ変数を特定する場合の例HSS

HSS:

• 相関が無い変数を見つけるのに100回程度の試行で可能

• ある一つの変数は、相関無いことがわかるまでにわずか40

回の試行で可能

HSS can identify key

correlated parameters in

a limited number of trials



GoldenGate FYC

HSS


Monte Carloのモード比較 – Regular vs. LHS

LNA + Mixer回路の例：

RFIC Design Flow workshop

Regular MC vs LHS MC

LHSではGain & NF (中央値、標準偏差) を標

準MCより一桁少ない試行回数で可能

• 設計フローでは通常LHSを多用してセンタリングを行うことが可能

• 中央値の精度は良好。標準偏差は少し楽観的な値になっています

Voltage Gain Mean & Std Dev

23.5

24

24.5

25

10 100 1000

Mean

5

5.5

6

6.5

7

7.5

Std

Dev

Regular Mean LHS Mean Regular SD LHS SD

NF Mean & Std Dev vs MC trials

6.5

6.75

7

7.25

7.5

10 100 1000

Me

an

1.5

2

2.5

3

3.5

Std

De

v

Regular Mean LHS Mean Regular SD LHS SD

GoldenGate FYC


まとめ

• FYCは回路性能の変動に寄与しているブロックやデバイスを特定

• 今までのMonte Carloより超高速で実行可能

– 設計サイクルの早い段階からデザインセンタリング実施することで効果あり

• 変動寄与がある場所を設計者が予想しながら、Monte Carloを繰り返す必要がない

• ブロックやデバイスの変動寄与を考察しながら、回路全体の歩留まり向上に向かう設計が可能

• Monte CarloのSampling技術により少ない回数で高速な検証が可能

• コーナ解析によるOverSpec回避とサイズ最適化が可能

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