get logic

8/10/2019 get logic

http://slidepdf.com/reader/full/get-logic 1/28

PENGENALANGet-get logik merupakan peranti-peranti yang mempunyai satu ataulebih masukan tetapi hanya satu keluaran. Keadaan keluaran get-get

logik ini bergantung kepada keadaan masukan-masukan yangdikenakan. Get-get logik ini digunakan secara meluas dalam litar-litarlogik yang penting dalam pelbagai sistem digital seperti komputer.

Salah satu keluarga litar terkamil logik berlaju tinggi yang biasaialah logik transistor-transistor atau TTL (transistor-transistor logic).

Dalam eksperimen ini kita mengkaji operasi asas pelbagai getlogik yang penting. !ni termasuk get "#T get $"D get #% get "$"Dget "#% dan get &#%. #perasi pencampur-separuh duaan yang terdiridaripada gabungan dua get "#T dan tiga get "#% turut dikaji.

Selain daripada itu ciri-ciri elektrik get TTL diperiksa denganmenggunakan get "$"D '-masukan TTL **. Gra+-gra+ ,oltankeluaran melaan ,oltan masukan arus masukan melaan melaan,oltan masukan dan arus keluaran melaan ,oltan keluaran diplotkanuntuk memaparkan ciri-ciri elektrik get TTL ini.

8/10/2019 get logic


TEORI GET-GET LOGIK

LITAR LOGIK

Litar elektronik terdiri daripada dua jenis yang utama iaitu litar digitaldan litar analog. Litar analog melibatkan kuantiti dengan nilai yangselanjar manakala litar digital melibatkan kuantiti dengan nilai yangdiskret.

Litar digital yang laim biasanya hanya mengenalpasti dua aras,oltan iaitu keadaan T!"GG! atau / dan keadaan %0"D$1 atau *. Litardigital yang direkakan untuk melaksanakan +ungsi logik tertentu jugadikenali sebagai litar logik. 2ada kebiasaan keadaan T!"GG! diakilioleh 345 sementara keadaan %0"D$1 oleh *5. Secara praktis

keadaan T!"GG! diakili oleh satu julat ,oltan tinggi sementarakeadaan rendah oleh satu julat ,oltan rendah. 6ulat antara merekadianggap sebagai julat tidak pasti. %ajah / menjelaskan ini.

51ma7

T!"GG! (/)

51min

Tak pasti

5Lma7

%0"D$1 (*)

5Lmin

%ajah / 6ulat ,oltan bagi keadaan logik litar logik.

8/10/2019 get logic


Litar logik biasanya terdiri daripada pelbagai get-get logik yangasas. Get-get logik ini termasuk

(a)get "#T

(b)get $"D

(c) get #%

(d)get &#%

(e)get "$"D

(+) get "#%

Get-get logik ini dibincangkan dalam topik yang seterusnya.

GET-GET LOGIK

Get-get logik merupakan peranti-peranti dengan satu atau lebihmasukan tetapi hanya satu keluaran yang melaksanakan operasi logiktertentu. 8asukan-masukan get logik meakili operand operasi logikyang dilaksanakan manakala keluaran get logik meakili hasil operasilogik yang dilaksanakan.

6adual berikut menyenaraikan get-get logik yang penting sertaoperasi logik yang dikendalikan.

Get #perasi logik

"#T A

$"D B A •

#% $ 3 9&#% $ 9 3 $ 9

"$"D AB

"#% B A +

Keluaran get logik ini merupakan +ungsi masukan-masukan getlogik. :ungsi ini dapat digambarkan dengan mudah melalui jadualkebenaran.

8/10/2019 get logic


GET NOT

Get NOT atau penyaling mempunyai satu input sahaja dan

digunakan untuk mengendalikan pelengkapan (complementation). !amenukarkan satu aras logik masukan kepada aras logik keluaran yangbertentangan.

Get "#T diakili oleh simbol berikut;

Dalam $"S! < !000 Standard =/-/=> simbol get "#T ialah

6adual berikut menunjukkan jadual kebenaran bagi get "#T

8asukan

Keluaran

$ A

* /

/ *

Secara matematik keluaran get "#T dengan input $ ialah $.

GET AND

Get $"D mempunyai dua atau lebih input dan melaksanakan operasi

logik $"D atau pendaraban 9oolean. !a manghasilkan keluaran T!"GG! jika dan hanya jika semua masukan adalah T!"GG!.

Simbol get $"D ialah

1

8/10/2019 get logic


Dalam $"S! < !000 Standard =/-/=> simbol get $"D ialah

6adual kebenaran bagi get $"D adalah seperti berikut;

8asukan Keluaran

$ 9 ?

* * *

* / *

/ * */ / /

Secara matematik output get $"D diberi oleh

? @ $ . 9

GET OR

Seperti get $"D get #% mempunyai dua atau lebih masukan. !amengendalikan operasi logik #% atau penambahan 9oolean. !amengembalikan keluaran %0"D$1 jika dan hanya jika semuamasukannya adalah %0"D$1.

Get #% diakili oleh simbol

Dalam $"S! < !000 Standard =/-/=> simbol bagi get #% ialah

6adual kebenaran di baah menunjukkan operasi get #%;

&

1

8/10/2019 get logic


8asukan Keluaran

$ 9 ?

* * *

* / /

/ * /

/ / /

Secara matematik keluaran bagi get #% diakili oleh ungkapan

? @ $ 3 9

GET XOR

Get &#% atau 07clusi,e-#% mengendalikan operasi 07clusi,e-#% yanghampir serupa dengan operasi #% di mana keluarannya adalah T!"GG!bagi kes satu tetapi bukan kedua-duannya masukan adalah T!"GG!.

Get &#% digambarkan oleh simbol yang berikut;

Dalam $"S! < !000 Standard =/-/=> simbol get &#% ialah

6adual kebenaran get &#% adalah seperti berikut;

8asukan Keluaran

$ 9 ?

* * *

* / /

/ * /

/ / *

Secara matematik keluaran get &#% ditulis sebagai

? @ $ ⊕ 9

=1

8/10/2019 get logic


Dapat ditunjukkan bahaa ? @ $ 9 3 $ 9.

Dengan itu get &#% setara dengan gabungan get-get yang berikut;

GET NAND

Get "$"D mengendalikan gabungan operasi logik $"D diikutioleh operasi logik "#T.

Dengan itu ia mempunyai keluaran ? yang diberi oleh

? @ $ . 9

dan jadual kebenaran seperti berikut;

8asukan Keluaran

$ 9 ?

* * /

* / // * /

/ / *

Simbol get "$"D didapati dengan menambah satu gelembungpada simbol get $"D

Dalam $"S! < !000 Standard =/-/=> simbol get "$"D ialah

Daripada ungkapan di atas get "$"D setara dengan gabungan get dibaah;

&

A

B

C

8/10/2019 get logic


GET NOR

Seperti get "$"D get "#% mengendalikan gabungan operasilogik #% diikuti oleh operasi logik "#T.

Dengan itu ia mempunyai keluaran ? yang diberi oleh

? @ $ 3 9

dan jadual kebenaran seperti berikut;

8asukan Keluaran

$ 9 ?

* * /

* / *

/ * *

/ / *

Simbol get "#% didapati dengan menambah satu gelembungpada simbol get #%

Dalam $"S! < !000 Standard =/-/=> simbol get "#% ialah

Daripada ungkapan di atas get "#% setara dengan gabungan get dibaah;

1

8/10/2019 get logic


PENCAMPUR-SEPARUH DUAAN

Dalam banyak aplikasi komputer nombor perduaan perluditambahkan. 2enambahan nombor perduaan mematuhi peraturanasas di baah

* 3 * @ ** 3 / @ // 3 * @ // 3 / @ /*

Antuk melaksanakan penambahan nombor perduaan ini litarpencampur perlu digunakan. Dua jenis litar pencampur yang pentingialah litar pencampur-separuh dan litar pencampur-penuh.

Litar pencampur-separuh menerima dua bit pada masukan-masukannya dan mengeluarkan dua bit pada keluaran-keluarannya.Dua bit keluaran itu masing-masing ialah bit jumlah dan bit baa.

Litar pencampur-penuh menerima tiga masukan danmengembalikan dua masukan. Tiga masukan itu termasuk satu bitbaa. Seperti pencampur-separuh dua bit keluaran itu masing-masingialah bit jumlah dan bit baa.

%ajah ' di baah menunjukkan simbol logik suatu pencampur-separuh;

Σ

$ Σ

bit-bit masukanbit-bit keluaran

9 ?

%ajah ' Simbol logik pencampur-separuh.

Dalam rajah tersebut $ dan 9 merupakan bit-bit masukanΣ ialah bit jumlah manakala ? ialah bit baa.

Antuk pencampur-separuh melakukan penambahan perduaandengan betul ia perlu mematuhi jadual kebenaran berikut;

8/10/2019 get logic


8asukan Keluaran

$ 9 ? Σ

* * * *

* / * /

/ * * /

/ / / *

Daripada jadual kebenaran ini didapati bahaa

? @ $ . 9Σ @ $ ⊕ 9

6adi pencampur-separuh setara dengan gabungan get-get berikut;

Daripada persamaan-persamaan di atas pelaksanaan litar pencampur-separuh boleh dilakukan. Salah satu pelaksanaan yang digunakandalam eksperimen di baah ialah seperti yang terdapat dalam %ajah

Bc.

!ni berasaskan kepada keputusan berikut;

? @ $ . 9

@ $ . 9

@ $ 3 9

6adi output ? boleh didapati daripada litar logik dalam %ajah Ba. 6uga

8/10/2019 get logic


Σ @ $ ⊕ 9

@ $ 9 3 $ 9

@ $ 9 3 $ $ 3 $ 9 3 9 9

@ $( $ 3 9 ) 3 9( $ 3 9 )

@ ( $ 3 9 )( $ 3 9 )

@ ( $ 3 9 )( $ 3 9 )

@ ( $ 3 9 ) 3 ( $ 3 9 )

@ ( $ 3 9 ) 3 ?

6adi output Σ boleh didapati daripada litar logik dalam %ajah Bb. Kedua-

dua %ajah Ba dan Bb boleh digabungkan untuk menghasilkan %ajah Bc.

%ajah B 2elaksanaan pencampur-separuh duaan dengan get "#T dan

"#%.

(b)

C

C

A

B

A

B

(a)

(c)

A

BS

C

S

8/10/2019 get logic


EKSPERIEN !GET-GET LOGIK

T"#"AN!

$. 8engkaji operasi asas pelbagai get logik.9. 8engkaji ciri-ciri elektrik get TTL (transistor-transistor logic).

PERALATAN!

/. 2apan reka < papan soket !?'. Daai-daaiB. Diod pemancar cahaya (L0D). 2erintang4. Get TTL * ** *' '/ B' >CC. 2erintang boleh ubah. 8eter-meter

$A%AGIAN A

PROSE&"R!

/. 9agi setiap ujikaji berikut litar yang dikehendaki dibina atas papanreka atau papan soket !?. Daai-daai dibubuh di tepi litar terkamildaripada di atasnya untuk memudahkan penggantian !? danpenyahpepijatan. Daai-daai diletakkan berdekatan denganpermukaan papan reka dan adalah sependek yang mungkin. Kodarna berlainan untuk jenis isyarat berlainan digunakan untukmemudahkan penyahpepijatan.

'. Sebuah diod pemancar cahaya (L0D) dengan perintang siridigunakan sebagai penunjuk keadaan logik. Dalam operasi biasapenghujung katod L0D dibumikan manakala penghujung yang satulagi digunakan sebagai kuar untuk menentukan keadaan logiksesebuah nod.

8/10/2019 get logic


B. 6ika L0D dihidupkan nod adalah pada keadaan T!"GG! atau logik /dan sebaliknya pada keadaan %0"D$1 atau logik * sepertiditunjukkan di baah.

PRO$E $

%/

L0D

1. Get Not (Penyaling)

/. Tatarajah pin sebuah * penyaling heks TTL ditunjukkan dibaah.

'. Kuasa dibekalkan kepada litar terkamil * di atas denganpenyambungan 3 45 pada 5?? (pin /) dan * 5 pada G"D (pin ).

B. 45 disambungkan melalui sebuah perintang /K (meakili keadaanlogik T!"GG!) kepada masukan get "#T (umpamanya pin /) dankuar logik L0D disambung pada keluarannya (pin ') seperti dibaah. Keadaan pin keluaran diperhatikan.

Keadaan logik A LED

1 (TINGGI) Hidup

0 (RENDAH) Tidak hidup

GND

VCC

1 2 3 4 5 6 7

8 9 10 11 12 13 14

8/10/2019 get logic


. Sekarang masukan ditukar kepada %0"D$1 dengan membumikanmasukan (pin /) dan keadaan keluaran diperhatikan seperti yangtertunjuk di baah.

4. 6adual kebenaran bagi get "#T dipenuhkan.C. 2rosedur di atas diulangi bagi kelima-lima get 9AK$" yang lain.

5V

1 K

R1

LED

HGH !"#$% &%a%'()*!c #+)b'

R1

LED

L,- !"#$% &%a%'

8/10/2019 get logic


2.Get NAND

/. Tatarajah pin bagi sebuah Get "$"D '-masukan TTL ** bergandaempat ditunjuk seperti di berikut;

'. Kuasa dibekalkan pada litar terkamil ** seperti dalam langkah diatas. Gabungan masukan logik yang boleh dibekalkan dan keadaankeluaran logik yang sepadan dicatatkan dalam jadual kebenaran.

B. 2rosedur ini diulangi untuk get "$"D yang lain.

.Get NOR

/. Tatarajah pin sebuah get "#% '-masukan TTL *' berganda-empat

ditunjukkan dalam rajah seperti berikut;

'. 6adual kebenaran bagi get ini didapatkan seperti dalam langkah ' diatas.

VCC

GND

1 2 3 4 5 6 7

891011121314

VCC

GND

1 2 3 4 5 6 7

891011121314

8/10/2019 get logic


!.Get AND

/. Tatarajah pin sebuah get $"D -masukan berganda-dua TTL '/adalah seperti berikut.

'. 6adual kebenaran bagi get ini didapatkan seperti dalam langkah ' diatas.

".Get OR

/. Tatarajah sebuah get #% '-masukan berganda-empat TTL B'adalah seperti berikut;

'. 6adual kebenaran bagi get didapatkan seperti dalam langkah '.

V CC

GND

1 2 3 4 5 6 7

891011121314

VCC

GND

7

14

1 2 3 4 5 6

8910111213

8/10/2019 get logic


#.Get OR E$%$l&%i'

/. Tatarajah pin sebuah get #% eksklusi+ '-masukan berganda-empat TTL >C adalah seperti berikut;

'. 6adual kebenaran bagi get &#% didapatkan seperti dalam langkah '.

.Pena*+&,-%e+a,& &aan

/. 2encampur-separuh duaan adalah sebuah alat yang mengandungiget-get logik untuk pencampuran duaan. Satu kaedah untukmelaksanakan pencampuran separuh duaan dua-bit adalah denganmenggabungkan get-get "#% dan "#T seperti di baah;

'. 6adual kebenarannya adalah seperti berikut;

V CC

GND

7

14

1 2 3 4 5 6

8910111213

A

B S

C

8/10/2019 get logic


8asukan Keluaran$ 9 ? S

* * * ** / * /

/ * * /

/ / / *

B. 2encampur-separuh duaan didaaikan mengikut gambarajah litar diatas dengan menggunakan litar terkamil * dan *'.2endaaian diperiksa dengan cermat sebelum menyambungbekalan 45. Sekarang disahkan bahaa litar beroperasi denganbetul sebagai pencampur-separuh dengan mengenakan gabungan-gabungan masukan yang boleh dan merekodkan keluaran sepadandalam jadual berkenaan.

8/10/2019 get logic


KEP"T"SAN!

1. Get NOT

Daripada eksperimen jadual kebenaran bagi get "#T adalah sepertiberikut;

8asukan(pin /)

Keluaran(pin ')

/ (T!"GG!) ** (%0"D$1) /

Keputusan eksperimen bagi kelima-lima get "#T yang lain;

2. Get NAND

8asukan

(pin B)

Keluaran

(pin )* // *

8asukan

(pin 4)

Keluaran

(pin C)* // *

8asukan(pin =)

Keluaran(pin >)

* // *

8asukan(pin //)

Keluaran(pin /*)

* // *

8asukan(pin /B)

Keluaran(pin /')

/ ** /

8/10/2019 get logic


Daripada eksperimen jadual kebenaran bagi get "$"D ialah;

8asukan Keluaran$ 9

* * /* / // * // / *

Get "$"D yang lain memberi keputusan yang sama seperti di atas.

. Get NOR

Daripada eksperimen jadual kebenaran bagi get "#% adalah sepertiberikut;

8asukan Keluaran$ 9

* * /* / */ * *

/ / *

Get "#% yang lain memberi keputusan yang sama seperti di atas.

!. Get AND

8/10/2019 get logic


Daripada eksperimen jadual kebenaran bagi get $"D -masukanadalah seperti berikut;

!"2AT #AT2AT$ 9 ? D

* * * * ** * * / ** * / * ** * / / ** / * * ** / * / ** / / * ** / / / */ * * * */ * * / */ * / * *

/ * / / */ / * * */ / * / */ / / * */ / / / /

Get $"D -masukan yang satu lagi memberi keputusan yang sama.

". Get OR

Daripada eksperimen jadual kebenaran bagi get #% adalah sepertiberikut;

8asukan Keluaran$ 9

* * ** / // * // / /

Get #% yang lain memberi keputusan yang sama.

#. Get OR E$%$l&%i'

8/10/2019 get logic


Daripada eksperimen jadual kebenaran bagi get #% eksklusi+ adalahseperti berikut;

8asukan Keluaran$ 9

* * ** / // * // / *

Get #% eksklusi+ yang lain memberi keputusan yang serupa.

. Pena*+&,-%e+a,& &aan

Daripada eksperimen pencampur-separuh duaan memberi jadual

kebenaran yang berikut;

8asukan Keluaran$ 9 ? S

* * * ** / * /

/ * * /

/ / / *

!a disahkan adalah sama dengan jadual kebenaran yang diberi dalamprosedur di atas.

Penge'a(an opera'i litar yang dibina!Daripada eksperimen litar yang dibina beroperasi dengan betulsebagai pencampur-separuh duaan kerana jadual kebenaran yangdidapati sepadan dengan peraturan asas penambahan nomborperduaan berikut;

* 3 * @ *** 3 / @ *// 3 * @ */

/ 3 / @ /*

di mana jaapan direkodkan dalam dua bit.? memberi 8S9 (most signiEcant bit) manakala S memberi LS9 (leastsigniEcant bit).

$A%AGIAN $

8/10/2019 get logic


PROSE&"R!

/. Litar berikut didaaikan atas papan reka dan satu ukuran ,oltanmasukan dan keluaran diambil dengan menggunakan meter gandadigital dan seterusnya sebuah gra+ ,oltan keluaran melaan ,oltanmasukan.

'. Dengan menggunakan litar di atas diukurkan dan seterusnyadiplotkan gra+ arus masukan ( !in ) melaan ,oltan masukan ( 5in ).

B. Sebuah gra+ arus keluaran melaan ,oltan keluaran diplotkan bagikedua-dua keluaran keadaan %0"D$1 dan keluaran T!"GG! denganmenggunakan litar-litar berikut. Dalam kes keluaran keadaan%0"D$1 arus tidak boleh melebihi /'*m$ lebih dari / minit keranaini akan merosakkannya.

.

/

!"

V)$%

14 7400

100 16 V

5V5V

V!"1K

)$%

V )$%

5V 5V

V !"

1K

LOW state

)$%

V)$%

1K

HIGH state

8/10/2019 get logic


KEP"T"SAN!

%ubungan )oltan keluaran dan )oltan ma'ukan

5oltan masukan5in < 5

5oltan keluaran5out < 5

*.** './**.4* './*/.** '.*>/.4* *.*4B'.** *.*4B'.4* *.*4BB.** *.*4BB.4* *.*4B

.** *.*4B.4* *.*4B4.** *.*4B

6adual ,oltan masukan dan ,oltan keluaran.

%ubungan aru' ma'ukan dan )oltan ma'ukan

5oltan masukan5in < 5

$rus masukan!in < m$

* /.**.4* /./*/.** *.>*/.4* *.*''.** *'.4* *B.** *B.4* *.** *

.4* *4.** *

6adual ,oltan masukan dan arus masukan

8/10/2019 get logic


%ubungan aru' keluaran dengan )oltan keluaran

Keadaan keluaran REN&A%

5oltan keluaran

5out < 5

$rus keluaran

!out < m$*./ .4*.'> /**.= '**.B B**.4' **.CB 4**.>' C*/.' 4

6adual ,oltan keluaran dan arus keluaran bagi keadaan keluaran%0"D$1.

Keadaan keluaran TINGGI

5oltan keluaran5out < 5

$rus keluaran!out < m$

*.*/ '>.**.> '.4

/./' '*.*/.>/ /4.*'.4 /*.*B.' 4.*B.B= B.*

6adual ,oltan keluaran dan arus keluaran bagi keadaan keluaran

T!"GG!.

8/10/2019 get logic


SOALAN!

*+ Apaka( nilai gandaan )oltan bagi get dalam lingkungangandaan mak'imum,

Gandaan ,oltan bagi get dalam lingkungan gandaan maksimum

@ nilai maksimum F5out < 5inF

@ F kecerunan maksimum gra+ 5out melaan 5in F

@ ('.*5 *./45) < (/.5 /.*5) (dari gra+ 5out melaan 5in)

@ '.'45 < *.5@ 4.C'4@ 4.C

+ Apaka( nilai galangan ma'ukan bagi get pada ma'ukan ./dan /,

"ilai galangan masukan bagi get @ 5in < !in0 / < kecerunan gra+ !in melaan 5in

Daripada gra+ !in melaan 5in

pada 5in @ *5 kecerunan gra+ @ (/.* - *.4) m$ < ('./* - *) 5 8aka galangan masukan @ './*5 < *.C4 m$

@ B'B*Ω

Daripada gra+ !in melaan 5in 2ada 5in @ '5 kecerunan gra+ @ * 8aka galangan masukan adalah tak terhingga

1+ Apaka( nilai )oltan keluaran bagi get dengan ma'ukan litarbuka,

9agi get dengan masukan litar terbuka arus masukan !in @ *$. Darigra+ arus masukan !in melaan ,oltan masukan 5in apabila !in @ *$

5in @ /.*5. Dari gra+ ,oltan keluaran 5out melaan ,oltan masukan5in pula apabila 5in @ /.*5 nilai ,oltan keluaran ialah kira-kira *./45 ataupun adalah %0"D$1.

8/10/2019 get logic


PER$IN2ANGANDalam eksperimen ini kami mengkaji operasi asas get-get logik "#T$"D #% "$"D "#% dan &#%. 6adual kebenaran yang dibina melalui

eksperimen bersetuju dengan jadual kebenaran yang menakri+kan get-get logik ini.

Dalam eksperimen ini juga dua jenis get logik iaitu get "#T dan get"#% telah digunakan untuk membina satu pencampur-separuh duaan.Litar yang dibina telah disahkan melalui eksperimen ber+ungsi denganbetul sebagai pencampur-separuh duaan di mana output S merupakanbit jumlah dan output ? merupakan bit baa.

$khir sekali ciri-ciri elektrik get logik TTL dikaji dengan memplotkanpelbagai gra+. ?iri-ciri elektrik get "$"D yang diselidiki bersetuju

dengan litar transistor. 2ersetujuan yang paling ketara ialah keadaanmasukan atau keluaran T!"GG! dan %0"D$1 merupakan satu julat,oltan dan bukan hanya satu aras ,oltan sahaja. Di antara julat ,oltanuntuk keadaan T!"GG! dan julat ,oltan untuk keadaan %0"D$1 ialahsatu julat tak pasti di mana pensuisan berlaku.

8/10/2019 get logic


R"#"KAN

1. Thomas L. :loyd Digital Fundamental Cth 0d 2rentice-1all

!nternational !nc. /==C2. ?. L. Theraja $. K. Theraja A Textbook Of Electrical Technology

"irja ?onstruction H De,elopment ?o. (2) Ltd /==.

Documents

get logic