Full Custom Layout&

Design Verification

Tools Virtuoso & Diva

Virtuoso Layout Editor

q Il tool Virtuoso serve a disegnare il layout di una cella appartenente a una libreria Cadence (cellview layout)

q Per creare una nuova cellview di tipo layout bisogna aprire la seguente form

a) Dalla CIW : File -> New -> Cellview

b) Dal Library Manager : File -> New -> Cellview

q Per aprire una cellview esistente, invece,

a) Dalla CIW : File -> Open

b) Dal Library Manager

a)

b)

La cellview layout

La finestra in cui è possibile disegnare il layout della cella ha la seguente struttura.

Accanto a questa finestra, ne compare un’altra, chiamata Layer Selection Window, che serve a gestire i vari layers su cui è necessario disegnare.

Viewport = parte del layout visualizzata nella design area

q Lo status banner

q I comandi possono essere dati in diversi modi

a) Dal Menu banner (click left e menu a tendina)

b) Dal Icon menu (click left)

c) Dal Pop-up menu (click middle nella design area)

d) Mediante tasti chiave (Bindkeys) : Es. premendo il tasto f si lancia il comando Fit All.

q I comandi possono avere una form associata: se il nome del comando è seguito da tre punti , essa viene automaticamente visualizzata

q In ogni caso, se un comando ha una form associata, per farla comparire basta premere il tasto F3

Esempio: form associata al comando “move”

Personalizzazione dell’ambiente (cenni)

q Viene realizzata mediante files nascosti (es. .cdsinit) presenti nella directory di lavoro e, di solito, forniti con il Design Kit

q Una volta entrati nell’ambiente di lavoro, si possono usare, tra l’altro, i seguenti comandi:

a) Dalla CIW : Options -> User Preferences

b) Dalla cellview : Design -> Option -> DisplayDesign -> Option -> Editor

La Layer and Selection Window (LSW)

q Sono presenti tutti i layers su cui è possibile disegnare i patterns, con le varie purposes

q Il layer corrente, su cui si deve disegnare, si sceglie con un ‘click left’

q Un layer viene reso invisibile (e non selezionabile) con un ‘click middle’

q Un layer viene reso non selezionabile con un ‘click right’

q Con un ‘click left’ su AV, NV, AS, NS si possono fare operazioni globali di visibilità e selezionabilità su tutti i layers

q Si possono editare i layers rispetto alla loro definizione nel technology file

q Si possono rendere non selezionabili le istanze di altre celle inserite nel layout e/o i pin

Per cambiare la Viewport

a) Window -> Zoom in -> click left ai due angoli opposti dell’area da visualizzare

b) Zoom in dal Icon menu

c) Click right su un angolo dell’area da visualizzare, tenere premuto e infine rilasciare il pulsante destro sull’angolo opposto dell’area stessa

q Per visualizzare particolari del layout:

q Per fare uno Zoom out:

a) Window -> Zoom out by 2

b) Zoom out dal Icon menu

c) Tenendo premuto lo Shift, ripetere le operazioni del punto c) precedente. L’intera viewportattuale sarà contenuta all’interno della finestra tracciata

q Si può anche, tra l’altro ...

a) Tornare alla viewport precedente

Window -> Viewport -> Previous

b) Salvare una viewport e rivisualizzarla

Window -> Viewport -> Save

-> Restore

c) Fare un panning usando i cursori di scroll

Esempio: il layout di un inverter

q Editiamo la cellview layout, inserendo per prima cosa i due MOSFET. Facciamo comparire la form Create Instance.

q Per prima cosa creiamo la cella, ad esempio con il Library manager, editando lo schematico e creando la cellview layout

Create -> Instance (oppure usiamo Icon menu)

q Facciamo un Browse nella libreria che contiene i dispositivi (nel nostro caso SCHEMA) e riempiamo la form con i dati richiesti. Eventualmente ruotiamo, capovolgiamo o specchiamo l’istanza secondo le esigenze.

q L’outline della cella prescelta compare nella cellview e la spostiamo con il cursore fino alla posizione desiderata. Con un ‘click left’ piazziamo la cella stessa.

Eventualmente possiamo anche piazzare più di una cella dello stesso tipo, oppure interrompere il comando Instance premendo il tasto Esc.

Istanza dell’NMOS

q Sempre usando la form Create Instance (che resta attiva se non si blocca la ripetizione del relativo comando premendo il tasto Esc), ripetiamo le operazioni precedenti per inserire l’istanza del PMOS.

q Cominciamo ora a creare le interconnessioni fra le istanze dei MOS che abbiamo già disposto sul layout

Istanza del PMOS

q Connettiamo le due gate disegnando un pattern in poly1. Scegliamo sulla LSW come layer corrente poly1 dg.

Tracciamo un path che unisca le due gate, usando

Create -> Path (oppure usiamo Icon menu)

editando la corrispondente form e usando il mouse.

Path in polisilicio

q Connettiamo i drain dei MOS per ottenere l’uscita del circuito.Atale scopo usiamo il comando Create -> Rectangle, (oppure Icon menu) dopo aver cambiato il layer corrente in metal1.

Rettangolo in metal1

q Connettiamo ora i source dei MOS rispettivamente alla Vdd e alla massa del circuito.

q Usiamo il comando Create -> Polygon per tracciare, su metallo1 un poligono che rappresenta la linea della Vdd, come in figura. Il CAD, mediante una linea tratteggiata, aiuta a visualizzare come il poligono si chiuderebbe se facessimo un doppio ‘click left’

Poligono in metal1

q Dopo aver reso inattivo il comando Create Polygon (Esc), selezioniamo il poligono di Vdd con un ‘click left’ sul poligono stesso e poi usiamo il comando Edit -> Copy, con la relativa form, per creare una replica di tale poligono, capovolgerla e infine piazzarla in modo che sia adiacente al source del NMOS. Ciò realizza la linea di ground.

q Impariamo a selezionare con il mouse istanze, oggetti singoli, più oggetti, aree del layout, bordi e spigoli di oggetti. Gli oggetti selezionati vengono evidenziati ed risulta molto semplice spostarli nella viewport nella posizione desiderata. Il tasto F4 modifica il modo di selezione (full o partial).

Poligono in metal1

q Selezionando come layer corrente nwell dg e prolunghiamo la well del PMOS in modo da connetterla a Vdd, piazzando sulla linea di Vdd uno o più contatti metallo-diffusione n, che possono essere prelevati da libreria.

q Infine, salviamo la cella con il comando Design -> Save.

q Inseriamo un contatto di substrato (metal1-diffusione p) nelle vicinanze della linea di ground, usando un’istanza prelevata dalla libreria.

Prolungamento della n-well Contatto metal1-

diffusione n

Contatto metal1-diffusione p

Verifica del layout: Diva Design Rule Check

q E’ necessario verificare la rispondenza del layout alle regole di progetto della foundry. Tali regole si trovano, codificate in linguaggio SKILL, nel technology file fornito con il design kit.

q Per effettuare una verifica delle regole di progetto, si lancia il comando Verify -> DRC, che fa comparire la relativa form

q Gli “switch” controllano il modo di funzionare di Diva DRC. Essi sono spiegati nella documentazione annessa al design kit.

q Ad esempio, nel nostro caso, la foundry ci consiglia di usare, nel lancio del primo DRC, lo switch no_generated_layers, che consente di non considerare,durante la verifica, le regole di progetto relative ai layers che non devono essere disegnati direttamente dal progettista (es. F_IMP)

q Informazioni sul design flow e sull’uso degli switch, nel nostro caso, si possono trovare consultando la documentazione fornita da AMS,partendo dal file html $AMS_DIR/www/index.html

q Lanciato il DRC, gli errori vengono visualizzati nella CIW.

q Nella cellview, invece, la violazione di una regola è visualizzata con un marker che lampeggia.

Marker lampeggiante

q Correggiamo tutte le violazioni di regole di progetto aiutandocicon i comandi del menu Verify -> Marker e con il righello per la misura delle distanze (comando Misc -> Ruler).

q Diva DRC verifica anche alcune importanti “regole elettriche” che devono essere rispettate (Electrical Rule Check): ad esempio segnala errori se il substrato o le well non vengono contattate, oppure, se una linea di poly non viene contattata, come nel nostro caso (floating POLY1).

Righello

Esercitazione: layout del folded cascode del preamplificatore di carica

q Seguiamo lo stesso flusso di progetto seguito nel caso dell’inverter CMOS.

q Per i MOS sperimentiamo diverse possibilità offerte dalle cella di libreria (layout interdigitato, contatti di substrato già predisposti, etc.)

q Verifichiamo il rispetto delle regole di progetto di volta in volta, usando Diva DRC.

Preparazione del layout per la verifica LVS:

inserzione dei pin

q Per le successive fasi di verifica del layout disegnato (es. LVS) è conveniente introdurre nel layout del circuito dei pin, utili tra l’altro per la connessione della cella con altre in una struttura gerarchica. Il comando è Create -> Pin

q Ovviamente conviene inserire nel layout pin corrispondenti a quelli presenti nello schematico, in modo da poter effettuare convenientemente il confronto layout-schematico e la simulazione post-layout.

q Ecco come si presenta il nostro inverter dopo l’inserzione dei pin di vdd! e gnd! (nodi globali) e dei pin di ingresso e di uscita (in e out), tutti disegnati usando il layer metal1

q Notiamo che la connessione del gate al contatto con metal1 rimuove l’errore ERC visto prima (floating POLY1)

q I pin sono stati disegnati usando il layer con purpose pn

pin vdd!

pin outpin in

pin gnd!

Estrazione del circuito dal layout

q Serve a generare una netlist che descrive il circuito effettivamente implementato dal layout disegnato. L’obiettivo finale è quello di verificare che questa netlist sia corrispondente a quella del circuito contenuto nella cellview relativa allo schematico (Layout Vs Schematic)

q La netlist estratta dal layout può contenere anche i dispositivi parassiti inevitabilmente presenti nel layout. Si può quindi effettuare una simulazione di questa netlist per verificare che le prestazioni del circuito sono ancora all’interno delle specifiche (post-layout simulation)

q Il comando da lanciare è Verify -> Extract. Compare la seguente form:

q Anche in questo caso, come nel DRC, sono presenti degli switch che controllano cosa deve essere estratto e cosa no

Ai fini del solo confronto layout-schematico, non occorre specificare nessuno degli switches a disposizione

q Il risultato dell’estrazione è contenuto in una nuova cellview di tipo extracted: essa appare simile al layout

Diva Layout Versus Schematic

q Serve a verificare che il circuito implementato dal layout disegnato dal progettista sia effettivamente corrispondente al circuito contenuto nella cellview relativa allo schematico.

q Il comando per lanciare Diva LVS è Verify -> LVS, che fa comparire la seguente form:

divaLVS.rul

TECH_CYE

q Una volta lanciato il processo di LVS, possiamo seguirne l’andamento in una finestra di “monitoring” (Monitor).

q Possiamo vedere i risultati del confronto (Output), avere informazioni sulle netlist dello schematico e del circuito estratto (Info), e così via. Per esempio, le finestre del Monitor e delle Info si presentano in questo modo:

q Con il comando Verify -> Probe, per esempio lanciato dalla finestra dell’extracted, facciamo comparire la seguente form:

q Se si apre anche lo schematico della cella, essa consente di cliccare sulle net o sui dispositivi dello schematico o dell’extracted e di trovare gli elementi che corrispondono (matched) oppure che LVS non ha ritrovato in entrambe le cellviews.

q Con circuiti più complessi si può convenientemente ricorrere a comandi del tipo Create -> Label, per esempio per chiamare delle net e facilitare LVS, o sfruttare la possibilità di creare un design gerarchico per effettuare DRC, estrazione e LVS di tipo gerarchico o incrementale.

Esercitazione: verifica del layout del folded cascode

q Correzione degli eventuali errori di DRC e di ERC trovati nel layout.

q Estrazione del circuito dal layout senza capacità parassite.

q LVS e verifica del matching fra la netlist dello schematico e quella estratta.

q Uso del Probe ed eventuale correzione degli errori di LVS.

q Uso del Create -> Label per facilitare LVS.

Post-layout simulation

q Estraendo il circuito dal layout con lo switch capall, si crea l’extracted che include le capacità parassite.

q Aprendo la form di LVS si costruisce un’altra cellview, di tipo analog_extracted, con il comando Build Analog. Essa servirà per fare la simulazione post-layout

q Si può anche aprire lo schematico, e fare la backannotation sullo schematico degli elementi parassiti con il comando Tools -> Diva e poi Verify -> LVS. All’interno della form LVS si usa il comando Backannotate per far comparire le label dei parassiti sullo schematico.

q Per fare la simulazione post-layout è necessario per prima cosa creare uno schematico “top-level” con tutti i blocchi interessati, comprendente gli stimoli e i carichi esterni.

q In seguito si crea una nuova cellview della cella top-level, di tipo config. Si tratta dello stesso schematico top-level, ma configurabile. Si edita la cellview config con una form che appare lanciando il tool Hierarchy Editor :

In pratica si può lanciare, dalla CIW, il comando:

New -> Cellview

Quindi, nella form che appare, si inseriscono la libreria e il nome della cella e si seleziona il tool Hierarchy Editor:

Tool -> Hierarchy Editor

carico capacitivo

inverter (symbol)

ingresso

q Scegliendo di caricare il Template per spectreS, compare la seguente form, che contiene tutte le celle comprese nello schematico top-level:

q Se si vuole simulare un blocco includendo gli elementi parassiti estratti dal layout, bisogna cliccare con il tasto destro del mouse sulla finestra View To Use in corrispondenza del blocco scelto e scegliere il comando Select -> analog_extracted, come nel caso mostrato.

q In Analog Artist, quindi, basta scegliere come schematico da simulare proprio quello relativo alla cella config (basta lanciare Analog Artist dallo schematico config)

q Se si vuol simulare la cella schematico senza parassiti, allora basta inserire, nella precedente form di configurazione, la vista schematic in View To Use.

q A questo punto, la simulazione include o meno i componenti parassiti estratti dal layout a seconda della configurazione effettuata.

Esercitazione: simulazione post-layout

del folded cascode

q Estrazione degli elementi parassiti.

q Creazione del simbolo del FC.

q Creazione della top-level cell e delle relative cellview schematic e config.

q Simulazione della cellview config con Analog Artist.

q Alla fine del design flow, il data base del progetto deve essere convertito in un file processabile dalla foundry. Tale procedura va sotto il nome di stream-out.

Lo stream-out

q Il comando da lanciare per convertire il database DFII in formato standard GDSII è, dalla CIW,

File -> Export -> Stream

che fa comparire la seguente form:

q In particolare, è consigliabile, prima di fare lo stream-out del layout della top-cell, rendere “piatto” il layout, cioè eliminare la gerarchia delle celle. Ciò si può fare, dopo aver selezionato tutto il layout, con il comando

Edit -> Other -> Flatten

scegliendo di “spianare” anche le celle parametrizzate, in modo da avere un layout compatibile con successive versioni delle librerie e/o di Cadence.

q Per importare un layout descritto in formato GDSII in una libreria Cadence, si deve prima creare una nuova libreria, associata al giusto techfile, quindi si può usare il comando:

File -> Import -> Stream

specificando il nome del file di ingresso, la cella “top” della gerarchia e il nome della libreria appena creata.

Esercitazione: layout e verifica del

preamplificatore di carica