DRC LVS Verification & Post-simulation

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DRC LVS Verification & Post-simulation

微电子与光电子研究所2014-12-2

集成电路课程设计

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主要内容

1 、概述2 、 DRC 、 LVS 、后仿真介绍3 、验证工具介绍4 、 DIVA 使用方法和规则文件简介5 、 Calibre 使用方法和规则文件简介6 、实例分析


芯片设计流程schematic layout

Pre-sim DRC

LVS

Post-sim

1 、概述


1 、概述版图绘制要根据一定的设计规则来进行，也就是说一

定要通过 DRC （ Design Rule Check ）检查。编辑好的版图通过了设计规则的检查后，有可能还有

错误，这些错误不是由于违反了设计规则，而是可能与实际线路图不一致造成。版图中少连了一根连线对整个芯片来说都是致命的，所以编辑好的版图还要通过 LVS （ Layout Versus Schematic ）验证。

编辑好的版图通过寄生参数提取程序来提取出电路的寄生参数，电路仿真程序可以调用这个数据来进行后仿真。


版图中的图形实际实现的图形

2 、 Design Rule Check

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MOSFET 中的设计规则


编辑好的版图通过了设计规则的检查后，有可能还有错误，这些错误不是由于违反了设计规则，而是可能与实际线路图不一致造成。

实际上就是从版图中提取出电路的网表来，再与线路图的网表比较。

Layout Versus Schematic


后仿真 Post-simulation

提取版图中的寄生参数并将其代入电路中进行仿真。这就是我们所说的后仿真。


3 、验证工具

Assura Diva Dracula

Hercules

Calibre


4.1 、 Diva 简介

4.2 、 DRC 文件编写规则

4.3 、 EXT 文件编写规则

4.4 、 LVS 文件编写规则

4 、 Diva 工具介绍


4.1 Diva 简介

DIVA 是 Cadence 软件中的验证工具集，用它可以处

理物理版图和准备好的电气数据，从而进行版图和线图的对比。 DIVA 工具集包括以下部分：设计规则检查（ iDRC ）版图参数提取（ iLPE ）寄生参数提取（ iPRE ）电气规则检查（ iERC ）版图与线路图比较程序（ iLVS ）


Diva 的各个组件之间是互相联系的，有时候一个组件的执行要依赖另一个组件先执行。例如：要执行 LVS

就先要执行 DRC 等。要运行 Diva 前，还要准备好规则验证的文件。可以把这个文件放在任何目录下。这些文件有各自的默认名称，如：做 DRC 时的文件应以 divaDRC.rul 命名，版图提取文件以 divaEXT.rul 命

名。做 LVS 时规则文件应以 divaLVS.rul 命名。

4.1 Diva 简介

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4.2 DRC 文件编写规则 1 、首先，需要先制定版图设计规则

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2 、编写相应的 DRC 规则检查文件一个完整的 DRC 规则文件通常包括：层次处理命令（用于生成规则文件中所要应用到的层次，可以是原始层或是衍生层）规则检查及错误输出必要的注释

4.2 DRC 文件编写规则


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（ 1 ）层次处理命令介绍逻辑命令 GeomAnd

GeomOr

关系命令 GeomInside

GeomStraddle

GeomCoincident

尺寸命令 GeomSize



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逻辑命令－ GeomAnd

输出两个不同层次或边界间的交叠部分，一般需要两个输入层。 ngate=geomAnd(ndiff poly)


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逻辑命令－ GeomOr

输出所有的输入层，这些层次（边界）将会被合并成为一个新层次。 nwell=geomOr(“nwell DNW")


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关系命令－ GeomInside

选择完全处在第二输入层中的第一输入层，两层可以内切。 ptap = geomInside (pdiff pw)


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关系命令－ GeomStraddle

选择的输入层只是部分被第二输入层所覆盖。 codepoly1 = geomStraddle(poly1 romcode)


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关系命令－ GeomCoincident

选择与第二输入层相内切的层次。 ngatel=geomGetEdge(ngate coincident

poly)


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尺寸命令－ geomSize

按输入的数值扩张或收缩输入层。其中正值表示扩张，负值表示收缩。 pads=geomSize (pad 5.0)


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（ 2 ）规则检查在设计规则检查中，主要的语句就是 drc( ),

[outlayer]=drc(inlayer1 [inlayer2] function) outlayer 表示输出层，如果定义给出输出层，则通过 drc

检查的出错图形就可以保存在该输出层中。 inlayer1 和 inlayer2 代表要处理的版图层次。有些规则规定的是只对单一层次的要求。比如接触孔的宽度，那么可以只有 inlayer1 。而有些规则定义的是两个层次之间的关系，比如接触孔和铝线的距离，那么要注明两个层次。



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[outlayer]=drc(inlayer1 [inlayer2] function) Function 中定义实际检查的规则，关键字有 sep （不同图形之间的间距）， width （图形的宽度）， enc （露头）， ovlp （过覆盖）， area （图形面积）， notch （凹槽的宽度）例： drc(nwellwidth < 4.8u “Minimum nwell width = 4.8u”) 。在此例中，没有 outlayer 的定义，所以发现的错误都直接显示在 nwell 层上。

（ 3 ）必要的注释注释符： /* …… */

（ 2 ）规则检查



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4.3 EXT 文件编写规则

通过 DRC 的版图还需要进行 LVS 也就是版图和

线路图比较。实际上就是从版图中提取出电路的

网表来，再与线路图的网表比较。第一步就是描

述提取的规则，也就是写 diva 的 extract 文件。


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extract 文件编写方法：

(1) 定义层次（定义各掩膜版层次信息以及识别层）

(2) 定义层次间的连接关系（使用 geomConnect 语句将版图间的不同层次连接起来）

(3) 器件的提取（使用 extractDevice 语句）

(4) 器件尺寸测量（使用 measureParameter 语句）

(5) 使用 saveInterconnect 这个命令把连接的层次写到提取出来的网表中，以便在做 LVS 时，可以与线路图中的网表相对比。

(6) saveRecogniton ，将提取产生的可以识别的图形保存下来。


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geomConnect 语句

一个 extract 文件只能有一个 geomConnect 语句，例如： geomConnect (

via (contact psd nsd poly metal1 )

via (via metal1 metal2)

)

以上语句表示：在有 contact 的地方， psd nsd poly metal1

是相互连接的。在有 via 的地方 metal1 和 metal2 相连。


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ExtractDevice 语句 extractDevice ( reclayer termlayer model physical )

reclayer 是识别层，它应该是后来通过逻辑关系生成的提取层，这个层上的每一个图形都会被当作是一个元器件。

termlayer 是端口层，它表示的是元器件的端口。一定要是可以连接的层次。具体的端口定义因元器件而异。

model 指的是元器件的类型，与端口要对应。例如： ExtractDevice ( pgate (GT “G”) (psd “S” “D”) (NT “B”) “pfet ivpcell”)

ExtractDevice ( ngate (GT “G”) (nsd “S” “D”) (NT “B”) “nfet ivpcell”)

分别提取出 pmos 管和 nmos 管。 extractDevice( vnpn npn_e("E") npn_b("B") npn_c("C") "npn

symbol analogLib" )23/4/22 29浙江大学微电子与光电子研究所

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measureParameter 语句

Wn=measureParameter (length (ngate butting nsd) 0.5) 这一句测量的是 nmos 的沟道宽度，注意后面的 0.5 必须加上，否则测出的将是两倍的沟道宽度。


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saveInterconnect 语句 saveInterconnect( nsd psd poly contact metal1 ) 使用 saveInterconnect 这个命令把连接的层次写到提取出

来的网表中，以便在做 LVS 时，可以与线路图中的网表相对比。


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saveRecogniton 语句

这个命令将提取产生的可以识别的图形保存下来。

通常和 extractDevice 语句中的识别层一致。 saveRecognition( ngate “ngate”)

saveRecognition( pgate “pgate”)


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4.4 LVS 文件编写规则

LVS 文件中的逻辑结构相对比较简单。只需进行网表比较，参数比较，以及把一些“并联或串联元器件归并等即可。所以这一部分文件不会因为工艺层次不同而有很大不同，可以根据范本做少许改动。



版图提取说明为了进行版图提取，还要给版图文件标上端口。

在 LSW窗口中，选中 metal1(pn) 层，然后在Virtuoso环境菜单中选择 Create-Pin ，这时会出来一个窗口。

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版图提取说明

填上端口的名称（ Terminal Names 和 Schematic 中的名字一样）、模式（ Mode ，一般选 rectangle ）、输入输出类型（ I/O Type ）等。至于 Create Label属于可选择项，选上后，端口的名称可以在版图中显示。


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版图提取说明

版图的准备工作完成后，线路图的准备工作需要注意的地方：

线路图的端口名称要与版图中的端口名称一致；在线路编辑完成后要进行检查，可以直接单击左边第一个快捷键 check and save ，也可以选择菜单 Check--Current Cellview 。


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4.5 、实例介绍

1 、欠压保护电路


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2 、运行 Diva


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3 、运行 DRC

Checking Method指的是要检查的版图的类型。

Flat 表示检查版图中所有的图形，对子版图块不检查。

Hierarchical利用层次之间的结构关系和模式识别优化，检查电路中每个单元块内部是否正确。

hier w/o optimization 利用层次之间的结构关系而不用模式识别优化，来检查电路中每个单元块。

默认选择 Flat模式。


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Checking Limit 可以选择检查哪一部分的版图。

Full 表示查整个版图。

Incremental 查自从上一次DRC 检查以来，改变的版图。

by area 是指在指定区域进行 DRC 检查。

默认选择 Full模式。

Rules File 指明 DRC 规则文件的位置。

Rules Library 这里选定规则文件在哪个库里。


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DRC 运行结果

逐条执行DRC 检查

运行结果总结： 0 error


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4 、运行 EXT

指定 EXT 规则文件的位置。


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EXT 运行结论从版图中提取出 9 个nmos

从版图中提取出 9个 pmos

从版图中提取出47 个 res


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从版图中提取出来的电路连线图


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5 、运行 LVS

选择要比较的电路图选择要比较的网表

指定 LVS 规则文件


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LVS 对比结果



后仿真在电路的版图当中，由于工艺上的或是其他的一些不可避免的因素的影响，会产生一些寄生的元件。比如说，寄生电容、寄生电阻等等。

而这些寄生元件又往往会对我们的电路特性带来负面的影响，所以我们必须充分考虑，并且定量仿真其带来的影响。

在一块芯片的版图完成之后，我们所要进行的很重要的一步工作就是提取版图中的寄生参数并将其代入电路中进行仿真。这就是我们所说的后仿真。只有经过后仿真的版图才是最接近实际情况的器件版图。


寄生参数提取同 LVS 中提取版图一样，在后仿真前也要进行版图提取。不同的是，在这里的版图提取中，还要包含寄生器件（寄生电阻和寄生电容等）。

我们同样需要一个版图提取文件，而提取的方法与 LVS 时相同。


Diva 寄生元器件提取语句介绍 measureResistance 语句

measureParasitic 语句

saveParasitic 语句


measureResistance 语句介绍 measureResistance 语句从互连层中提取

电阻 - 电容网络。 measureResistance 语句处理的层次必须

在 geomConnect 语句中被定义为连接层，而且，必须在 geomConnect 语句之后使用该语句。

res_metal1=measureResistance(metal1 "res ivpcell EXTcsmc" 0.05 "r " (ignore<= 0.1) (save "A1" fracture) (distribute 20) )


measureParasitic 语句介绍这个函数通过测量层次或层次之间的关

系来获得寄生参数。 cap=measureParasitic( area

( poly over metal ) 0.03 two_net )

表示通过计算 poly 和 metal 这两层之间重叠的面积，再乘一个系数，得到的是一个两端的器件。


saveParasitic 语句介绍将测量值作为寄生器件保存到 extracted

view 中，在 view 中相应位置会产生相应器件，而这些测量值将作为属性保存。

saveParasitic(c_p "PLUS" "MINUS" "c" "cap ivpcell EXTcsmc")

这一条语句表示把 c_p 这个值存成 cap模型，数据存在 c 参数中，表示寄生的电容值。


后仿真过程寄生参数提取后，将这些参数加入到原

来的线路中，重新进行各种性能的仿真，得到的仿真结果与实际流片的结果更为接近。

后仿真中，只要将仿真环境中的仿真参数，改为含有寄生参数的线路文件参数即可。

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Calibre 验证工具


介绍 Mentor Graphics 的 Calibre 是深

亚微米物理验证的工业标准。 Calibre 具有先进的分层次处理功能，

是唯一能在提高验证速率的同时，可最佳化重复设计层次化的实体验证工具。


Calibre 规则文件主要分为五个部分：

系统设置层次定义层次处理检查程序输出描述

具体可以参考： Standard Verification Rule

Format(SVRF)


Running Calibre

我们已经将 calibre 链接进 cadence 环境中

DRC ----Design Rules Check LVS ----Layout vs. Schematic PEX ----Parasitic Extraction using

Xcalibre RVE ----Results Viewing Environment


Design Rules Check

检查版图设计与工艺规则的一致性。基本设计规则包括各层的宽度、间距及

不同层次之间的间距、包含关系等。 Design rule 的规定是基于工艺的变化

而变化的。在特殊的设计需求下， Design rule允许部分的弹性。但是设计人员需掌握违背了 rule 对电路的影响。


Process Flow for Calibre DRC


Tips for using Calibre

Common to DRC/LVS/PEX

保存 runset file 后可以自动添加设置，方便下次操作


Tips for using Calibre Common to DRC/LVS/PEX

Set separate run directory for every DRC/LVS/PEX ， avoid mistake due to multiple running


Running Calibre DRC (1)


Using Calibre DRC (2)

输入 Calibre DRC 的rule files

输入 run Calibre DRC的文件夹

输入 layout file ，或导入 layout view 使其自动生成。



指定 DRC Result的文件名和格式

run 完 DRC 后立即开启RVE窗口

指定 DRC Report 的文件名，可选择每 run 一次DRC覆盖原先的report 文件



点击 setup->select checks

给出 rule file 中所有的 rule ，可以选择某些 rule 不做check

由 rule file 定义的groups 可选择某些group 不做 check

下方显示 rule 的解释



Run control ，可选择是否在本地服务器上跑，一般选择默认值

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Calibre RVE

显示 DRC找到的所有违反 DRC rule 的 error

Click坐标，可立刻在 layout view 中显示出error 的边界

违反 rule 的解释


Calibre DRC Report & Debug

将 error 更正后，重新 run DRC ，直到没有 Error为止。也可以看 summary report 中， rule check result statistics栏有没有违反的 rule 。


Tips:Nwell & P-sub

注意Nwell打孔接电源，衬底也需要打孔接地电源和地需要打标签，用标签层


Tips:Antenna Problems

跳线法（可以向上或者向下跳）

加入保护二极管

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其他 TD 文件 Design for

manufacturability(DFM) 可制造性设计可将其视为一种加强的 DRC

Antenna Ratio Effect Generic Prevention

防止天线效应设计可将其视为一种和 density 有关的 DRC



Layout Versus Schematic


Layout VS Schematic Check

检查版图与电路设计的一致性执行 LVS前应先完成 DRC Tape-out 之前 LVS 结果应该是 Error-

free LVS 的正确性依赖于 TEXTlabel 的正确

对应更正 LVS 的错误需要有信心


Process Flow for Calibre LVS


Using Calibre LVS (1)



输入 Calibre LVS 的rule files

输入 run Calibre LVS的文件夹

可指定 run Hierarchical 或Flat 模式， layout 与source 的形式可以为layout vs. netlist

输入 layout file ，或导入layout view 使其自动生成。



输入 Source file格式，可谓 netlist 或从Schematic viewer import ，通常自动生成，注意model name 的一致性，



指定 LVS Result 的文件名

run 完 DRC 后立即检视report

建立 SVDB database并在 run 完 LVS 后开启RVE 来检视 error

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Runing Calibre LVS (1)

设置好之后点击 Run LVS ，按上面介绍的步骤则会出现错误，需要返回 Layout 或者Schematic修改。例如：连线、端口、器件参数等


Calibre LVS Report (2)

LVS report开始会记录使用 layout netlist ， sourcenetlist ， rule file ，run directory 与calibre 的版本。

若有 error 会在report开头有个 X符号，否则为笑脸



layout 的 net 比 source 的多，说明layout 中有一处开路

layout 的 net 比 source 的少，说明layout 中有一处短路

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一般错误都可以在 RVE window 被找到修改有时候一个错误会导致许多错误，所以需要信心。



修正 error 后，重新 run LVS ，在 report 上出现笑脸符号代表 LVS check完全正确， RVE 也将显示 Design Match


IO 的设置内部和外部电源 /地应独立开来；模拟电源 /地应与数字电源 /地独立；注意 IO 上的电流密度；电源和地之间应采用电容退耦；采用带有 ESD 保护的 IO；时钟信号线周围最好是 DC；电源 /地、高速信号、高驱动的 IO 的键合线尽量短；


IO PAD 的使用

用户的 cell name 不能和 IO cell 的 name相同

用户必须依 IO PAD 的使用手册，从 pad library自行选择所需的 pad cell ，并在pad 之间填充 filler ，有时候还会填充Dummy power/ground cell , 提高 ESD能力。数字部分与模拟部分中

间的隔离 PDIODEX 的symbol


IO PAD 的使用

用户的 cell name 不能和 IO cell 的 name相同

用户必须依 IO PAD 的使用手册，从 pad library自行选择所需的 pad cell ，并在pad 之间填充 filler ，有时候还会填充Dummy power/ground cell , 提高 ESD能力。数字部分与模拟部分中

间隔离用 PDIODEX


Include IO PADs----LVS(1)

两种方式：直接在 symbol视窗下制作，完成后生成相应schematic

先在 schematic下添加正确的 pins ，完成后生成相应的symbol



在 schematic 中添加需要的 IO 的symbol

注意给 PAD供电的电源地及它们的port name

不要忘记数字部分与模拟部分中间的隔离PDIODEX 的symbol（根据不同工艺以及 IO手册）



Run LVS 时出现许多错误，这是因为 symbol 只带有输入、输出的关系，内部 netlist 为空，因此需添加 IO 的 netlist


Include IO PADs----LVS(4) 将 IO 的 .sp 文件中

相应的 IO PAD 的netlist 复制到 LVS时生成的 source 的netlist 中

再次 run LVS 逐条检查这些出错信息，发现均为 IO 内部出错，而 IO 为Foundry 提供，一般不推荐用户进行改动


Process Flow for Calibre PEX


Type of Parasitics

Capacitance 两导体间存在电荷

Resistance 会限制流过导体的电流

Inductance 电流流经导体时产生的磁场效应


Running Calibre PEX (1)


Using Calibre PEX (2)

输入 Calibre PEX 的rule files

输入 run Calibre PEX 的文件夹

输入 layout file ，或导入layout view使其自动生成。



提取类型选择晶体管级、寄生电阻、电容、耦合电容、电感、互感

netlist 选择生成格式为 spectre ， name 从 layout 来完成 PEX 后自动打开 netlist file



生成三个文件，其中 ***.netlist 是主文件，包含版图本身的元件，在主文件中有两个include 语句，将两个寄生参数文件包含进来


Symbol视图的生成

Choose the location of symbol pins


Spectre视图的生成打开修改后的 symbol视图， Design->Save as…

View Name修改为spectre

post simulation 时调用这个 spectre ，在model库中添加提取出来的 .netlist file


CDF 参数 The Component Description Format

(CDF) 描述各个组件和组件库的参数和属性参数。 CDF允许您创建和描述自己的组件。


修改 spectre 的 CDF 参数 Every time you create a new symbol, its CDF parameters will be auto-created.

So deleting the old CDF is advised before filling the new

重启后需重新设置


修改 spectre 的 CDF 参数

在 Component Parameters 中选择 Add ，在弹出的对话框中， name项填写model ， prompt项填写Model Name ，点击OK 保存。


修改 spectre 的 CDF 参数

此时 CDF 参数中出现 model项，打开 Calibre PEX 生成的 .netlist文件， model项填写当前 cell 的名称。在下方的 Simulation Info中的 spectre栏填写端口名称，特别注意，内容和顺序必须和*.netlist 文件中的完全一致！

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Schematic for Post-sim


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Simulation setup for Post-sim


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后仿步骤

1 导入后仿规则文件进行后仿真。2 OUTPUTS 选项中的 FORMAT 改为

SPECTRE ， USE NAMES FROM 选择layout 。

3 由于仿真时没有视图，所以需要建立一个具有spectre 属性的视图，用于在后仿真是代替前仿真的 symbol 。


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后仿步骤4 修改 symbol(spectre) 的 CDF 参数，建立

symbol(spectre) 与 calibre 生成文件的联系。进入 Edit CDF Parameter界面， name项填入 model ， prompt项填入Model Name ， defValue填入版图名称（与原理图名称一致） , 然后在主界面 spectre项中填入与 calibre 生成文件一致的管脚顺序图。

5 在仿真 model 中调用这个主文件即可。演示


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作业


画好版图，通过 DRC 以及 LVS ，有前仿后仿结果，前仿频率为 30.78K后仿结果比前仿结果低。

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谢谢大家！

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