Digitalna elektronika

- 1 - Via Tehnika kola - Subotica Burny Nndor Divki Szabolcs Digitalna elektronika -skripta- Subotica, 2007. id57328250 pdfMachine by Broadgun Software- a great PDF writer!- a great PDF creator! - http://www.pdfmachine.comhttp://www.broadgun.com - 2 - Predgovor SkriptajenapisanazastudentedrugegodineVieTehnikekoleuSuboticiisadri gradivopredavanjaizpredmetaDigitalnaelektronika.Ovajpredmetpredstavljaneposredni nastavakpredmetaDigitalnatehnikaiAnalognaelektronika.UDigitalnojtehnicistudentisuse upoznalisalogikimosnovamadigitalnogprojektovanja.GlavaologikimkolimauAnalognoj elektronici pruala je uvid u hardverska reenja koja ine osnove digitalnih ureaja. Skriptaobraujeaktuelnareenjazarealizacijudigitalnihkolapremaprogramuza predmet Digitalna elektronika. Polazi se od (I. deo) optih pitanja vezanih za fiziku realizaciju. U nastavku(II.deo)serazmatraprojektovanjezasnovanonakolimamalogisrednjegstepena integracije (SSI, MSI) koje je svoj vrhunac dostiglo sedamdesetih i osamdesetih godina XX veka. SedamdesetihgodinaXXvekasusepojavilakolakojaseprogramirajusoftverski (mikroprocesori,mikrokontroleri)aubrzozatimikolakojaseprogramirajuhardverski (programmablelogicdevicePLD).Uokvirudrugihpredmetaesestudentiupoznatisakolima kojasesoftverskiprogramiraju.DigitalnoprojektovanjezasnovanonaPLD-ovimasedetaljno obraujeuokviruovogpredmeta.UciljutogaIII.deoskripteprikazujesavremenialatza hardversko programiranje, jezik za opis hardvera Verilog. U ovom predmetu se stie do opisa jezika idoraunarskihsimulacija.UokvirupredmetaProjektovanjeelektronskihureajaesestudenti upoznati sa softverima za automatsku sintezu digitalnih kola i sa samim postupkom programiranja. Karakteristinojezasavremeninainprojektovanjadaveideozadatkaudigitalnim sistemima obavljaju mikroprocesori i mikrokontroleri koji se softverski programiraju kao i PLD-ovi kojisehardverskiprogramirajudokjeulogaSSIiMSIkoladaobavljajupomonezadatke (pobuivanje, prilagoavanje nivoa itd.).Ureajikojisesoftverskiprogramirajuimajuiruoblastprimeneiveomasupogodniza obavljanjesloenihzadatakakaotosuupravljanje,merenje,prikazivanjerezultataitd.Meutim, postojeitakvizadaciobradesignalaiupravljanjakojisenemogureitimikroprocesorimaili mikrokontrolerima, jer su oni previe spori za takve primene. U ovom sluaju reenje nam pruaju kola sa hardverskim programiranjem. Uizvesnojmeriureajikojisesoftverskiprogramirajuiureajikojisehardverski programirajusukonkurencijajedandrugomaliuvelikombrojuprimenaonisemeusobno dopunjuju. U mnogim ureajima pored mikrokontrolera se mogu nai i jedan ili vie PLD kola. Programabilna logika kola su danas dostigla takav nivo sloenosti da je u njima mogue realizovati ak i kompletan mikrokontroler. Na ovaj nain korisnik moe da projektuje i hardverski programira integrisano kolo sa eljenim hardverskim resursima koji se zatim softverski programira saeljenimskupomnaredbi.Ovakvizadaciestoprevazilazeznanjejednoginenjeraizbogtoga proizvoaiPLDureajapodravajuovajpravacprojektovanjanudeigotovareenja projektantima. Autori Sadraj - 3 - I. PITANJA VEZANA ZA REALIZACIJU DIGITALNIH ELEKTRINIH KOLA .............. - 7 - 1.Fizike osobine digitalnih elektrinih kola ....................................................................................................... - 8 - 1.1.Strujna logika-naponska logika .................................................................................................................. - 8 - 1.2.Fizike karakteristike .................................................................................................................................. - 9 - 1.2.1.Prenosna karakteristika .......................................................................................................................... - 9 - 1.2.2.Logiki nivoi ........................................................................................................................................ - 10 - 1.2.3.Margine smetnji ................................................................................................................................... - 10 - 1.2.4.Kanjenja ............................................................................................................................................. - 11 - 1.2.5.Opteretljivost izlaza ............................................................................................................................. - 12 - 1.2.6.Potronja .............................................................................................................................................. - 12 - 1.2.7.Temperaturni opsezi............................................................................................................................. - 13 - 1.2.8.Kuita ................................................................................................................................................. - 13 - 1.3.Posledice kanjenja: hazardi .................................................................................................................... - 14 - 1.3.1.Statiki hazardi .................................................................................................................................... - 15 - 1.3.2.Dinamiki hazardi ................................................................................................................................ - 16 - 1.3.3.Funkcionalni hazardi ............................................................................................................................ - 17 - 1.4.Tehnologije izrade integrisanih kola ........................................................................................................ - 17 - 1.4.1.Popularnost i ivotni ciklus familija integrisanih kola ......................................................................... - 18 - 1.4.2.Podela prema naponu napajanja ........................................................................................................... - 18 - 1.4.3.Kompatibilnost ligikih nivoa .............................................................................................................. - 19 - 1.4.4.Zavisnost kanjenja od napona napajanja ............................................................................................ - 20 - 1.4.5.Izbor logikih funkcija po raznim familijama logikih kola ................................................................ - 20 - II. DIGITALNO PROJEKTOVANJE PRIMENOM SSI I MSI FUNKCIONALNIH JEDINICA - 22 - 2.Kombinacione mree ....................................................................................................................................... - 23 - 2.1.Kola za sprezanje ...................................................................................................................................... - 23 - 2.1.1.Neinvertujua i invertujua kola za sprezanje...................................................................................... - 23 - 2.1.2.Kola za sprezanje sa tri stanja .............................................................................................................. - 23 - 2.1.3.Dvosmerna kola za sprezanje ............................................................................................................... - 24 - 2.2.Dekoder .................................................................................................................................................... - 24 - 2.2.1.Potpuni dekoder ................................................................................................................................... - 24 - 2.2.2.Nepotpuni dekoder ............................................................................................................................... - 25 - 2.2.3.Realizacija logikih funkcija pomou dekodera .................................................................................. - 26 - 2.3.Koder ........................................................................................................................................................ - 27 - 2.3.1.Potpuni koder ....................................................................................................................................... - 27 - 2.3.2.Nepotpuni koder .................................................................................................................................. - 27 - 2.3.3.Prioritetni koder ................................................................................................................................... - 28 - 2.4.Pretvarai koda ........................................................................................................................................ - 29 - 2.4.1.Pretvara prirodnog binarnog koda u Gray-ov kod ............................................................................. - 29 - 2.4.2.Pretvara BCD koda u 7-segmentni kod .............................................................................................. - 30 - 2.5.Multipleksor .............................................................................................................................................. - 30 - 2.5.1.Konstruisanje digitalnih multipleksora ................................................................................................ - 31 - 2.5.2.Proirivanje multipleksora ................................................................................................................... - 31 - 2.5.3.Realizacija logikih funkcija pomou multipleksora ........................................................................... - 32 - 2.6.Demultipleksor.......................................................................................................................................... - 33 - 2.6.1.Prenos vie podataka preko zajednikog kanala .................................................................................. - 34 - 2.6.2.Analogni multipleksor/demultipleksor................................................................................................. - 34 - 3.Sekvencijalne mree ......................................................................................................................................... - 36 - 3.1.Elementarne memorije .............................................................................................................................. - 37 - 3.1.1.Latch kola ............................................................................................................................................ - 37 - 3.1.2.Flip-flop-ovi ......................................................................................................................................... - 38 - 3.2.Opis i konstruisanje logikih automata .................................................................................................... - 41 - 3.2.1.Dijagram stanja .................................................................................................................................... - 41 - 3.2.2.Tabela stanja ........................................................................................................................................ - 42 - 3.2.3.Kodiranje stanja ................................................................................................................................... - 43 - 3.2.4.Jednaine upravljanja za flip-flop-ove ................................................................................................. - 43 - 3.2.5.Formiranje izlaza ................................................................................................................................. - 44 - 3.2.6.Formiranje kompletne sekvencijalne mree ......................................................................................... - 44 - Pitanja vezana za realizaciju digitalnih elektrinih kola - 4 -3.3.Registri ..................................................................................................................................................... - 45 - 3.3.1.Obini (stacionarni) registri ................................................................................................................. - 45 - 3.3.2.Pomeraki (shift) registri ...................................................................................................................... - 45 - 3.3.3.Kruni registri (kruni brojai) ............................................................................................................ - 46 - 3.4.Brojai ...................................................................................................................................................... - 47 - 3.4.1.Asinhroni (serijski) brojai .................................................................................................................. - 47 - 3.4.2.Sinhroni (paralelni) brojai .................................................................................................................. - 48 - 4.Sloene mree ................................................................................................................................................... - 50 - 4.1.Memorije ................................................................................................................................................... - 50 - 4.1.1.Podela i osobine memorijskih kola ...................................................................................................... - 50 - 4.1.2.Unutranja struktura memorijskih kola ................................................................................................ - 52 - 4.1.3.Proirivanje kapaciteta ......................................................................................................................... - 52 - 4.2.Aritmetike jedinice .................................................................................................................................. - 53 - 4.2.1.Sabirai ................................................................................................................................................ - 54 - 4.2.2.Mnoai ............................................................................................................................................... - 55 - 4.2.3.Aritmetiki komparatori ....................................................................................................................... - 57 - 4.3.D/A konvertori .......................................................................................................................................... - 59 - 4.3.1.Nain funkcionisanja ........................................................................................................................... - 59 - 4.3.2.Struktura .............................................................................................................................................. - 59 - 4.3.3.Karakteristike ....................................................................................................................................... - 61 - 4.4.A/D konvertori .......................................................................................................................................... - 61 - 4.4.1.Princip rada .......................................................................................................................................... - 61 - 4.4.2.Struktura .............................................................................................................................................. - 62 - 4.4.3.Karakteristike ....................................................................................................................................... - 64 - III. PROJEKTOVANJE PRIMENOM PROGRAMABILNIH LOGIKIH KOLA (PLD) .. - 65 - 5.Pristupi projektovanju ..................................................................................................................................... - 66 - 5.1.etvorobitni broja ................................................................................................................................... - 67 - 5.2.Moduli u Verilog HDL-u .......................................................................................................................... - 68 - 5.3.Instance ..................................................................................................................................................... - 70 - 5.4.Simulacija ................................................................................................................................................. - 70 - 6.Osnovni koncepti Verilog HDL-a .................................................................................................................... - 72 - 6.1.Jezike konvencije ..................................................................................................................................... - 72 - 6.1.1.Prazna mesta ........................................................................................................................................ - 72 - 6.1.2.Komentari ............................................................................................................................................ - 72 - 6.1.3.Operatori .............................................................................................................................................. - 72 - 6.1.4.Predstavljanje brojeva u Verilog HDL-u .............................................................................................. - 73 - 6.1.5.Nizovi znakova .................................................................................................................................... - 75 - 6.1.6.Identifikatori ........................................................................................................................................ - 75 - 6.1.7.Kljune rei .......................................................................................................................................... - 75 - 6.2.Tipovi podataka i tipovi nosioca podataka ............................................................................................... - 75 - 6.2.1.Logike vrednosti u Verilog HDL-u .................................................................................................... - 75 - 6.2.2.vorovi, veze ....................................................................................................................................... - 75 - 6.2.3.Registri ................................................................................................................................................. - 76 - 6.2.4.Vektori ................................................................................................................................................. - 77 - 6.2.5.Celi brojevi .......................................................................................................................................... - 77 - 6.2.6.Realni brojevi ....................................................................................................................................... - 77 - 6.2.7.Nizovi .................................................................................................................................................. - 78 - 6.2.8.Memorije .............................................................................................................................................. - 78 - 6.2.9.Parametri .............................................................................................................................................. - 78 - 6.2.10.Sistemske funkcije $stop i $finish ................................................................................................... - 79 - 6.2.11.Naredba define ............................................................................................................................... - 79 - 7.Moduli i port-ovi ............................................................................................................................................... - 80 - 7.1.Moduli....................................................................................................................................................... - 80 - 7.2.Port-ovi ..................................................................................................................................................... - 82 - 7.2.1.Lista port-ova ....................................................................................................................................... - 82 - 7.2.2.Deklaracija port-ova ............................................................................................................................ - 82 - 7.2.3.Pravila za povezivanje port-ova ........................................................................................................... - 83 - 7.2.4.Povezivanje port-ova sa signalima iz okruenja .................................................................................. - 84 - 7.3.Hijerarhijska imena .................................................................................................................................. - 86 - Pitanja vezana za realizaciju digitalnih elektrinih kola - 5 -8.HDL opis na nivou logikih kapija ................................................................................................................. - 87 - 8.1.Vrste kapija ............................................................................................................................................... - 87 - 8.1.1.I i ILI kola ............................................................................................................................................ - 87 - 8.1.2.Kola za sprezanje ................................................................................................................................. - 89 - 8.1.3.Kola za sprezanje sa tri stanja .............................................................................................................. - 90 - 8.2.Primer projektovanja na nivou logikih kapija: etvorobitni potpuni sabira ......................................... - 91 - 8.3.Kanjenja .................................................................................................................................................. - 94 - 8.3.1.Mininimalne, tipine i maksimalne vrednosti kanjenja ...................................................................... - 96 - 8.3.2.Primer za analizu kanjenja ................................................................................................................. - 96 - 9.HDL opis na nivou toka podataka .................................................................................................................. - 99 - 9.1.Kontinualna dodela .................................................................................................................................. - 99 - 9.1.1.Implicitna kontinualna dodela ............................................................................................................ - 100 - 9.2.Kanjenja u dodelama ............................................................................................................................ - 100 - 9.2.1.Kanjenja u regularnim dodelama ...................................................................................................... - 100 - 9.2.2.Kanjenja u implicitnim kontinualnim dodelama .............................................................................. - 101 - 9.2.3.Kanjenja definisana pri deklaraciji nosioca podataka tipa net .......................................................... - 102 - 9.3.Izrazi, operandi i operatori ..................................................................................................................... - 102 - 9.3.1.Izrazi .................................................................................................................................................. - 102 - 9.3.2.Operandi ............................................................................................................................................ - 102 - 9.3.3.Operatori ............................................................................................................................................ - 103 - 9.4.Tipovi operatora ..................................................................................................................................... - 103 - 9.4.1.Aritmetiki operatori .......................................................................................................................... - 104 - 9.4.2.Logiki operatori ................................................................................................................................ - 105 - 9.4.3.Relacioni operatori ............................................................................................................................. - 105 - 9.4.4.Operatori jednakosti ........................................................................................................................... - 106 - 9.4.5.Operatori bit po bit ............................................................................................................................. - 106 - 9.4.6.Redukcioni operatori .......................................................................................................................... - 107 - 9.4.7.Operatori pomeranja .......................................................................................................................... - 108 - 9.4.8.Operator pridruivanja ....................................................................................................................... - 108 - 9.4.9.Operator umnoavanja ....................................................................................................................... - 108 - 9.4.10.Uslovni operator ............................................................................................................................ - 109 - 9.4.11.Hijerarhija operacija ...................................................................................................................... - 110 - 10.HDL opis na nivou ponaanja .................................................................................................................. - 111 - 10.1.Struktuirane procedure ........................................................................................................................... - 111 - 10.1.1.Procedura tipa initial ..................................................................................................................... - 111 - 10.1.2.Procedura tipa always ................................................................................................................... - 112 - 10.2.Dodela vrednosti u procedurama ........................................................................................................... - 112 - 10.2.1.Blokirajue dodele ........................................................................................................................ - 112 - 10.2.2.Neblokirajue dodele .................................................................................................................... - 113 - 10.3.Vremenska kontrola dodela u opisima na nivou ponaanja ................................................................... - 116 - 10.3.1.Vremenska kontrola zadavanjem kanjenja .................................................................................. - 116 - 10.3.2.Vremenska kontrola primenom ivinog okidanja i okidanja na nivo ............................................ - 117 - 10.4.Uslovne dodele ....................................................................................................................................... - 119 - 10.5.Viestruka grananja ................................................................................................................................ - 119 - 10.5.1.Struktura case ................................................................................................................................ - 119 - 10.5.2.Primena kljunih rei casex casez ................................................................................................. - 120 - 10.6.Petlje u opisima na nivou ponaanja ...................................................................................................... - 121 - 10.6.1.Petlja tipa while ............................................................................................................................. - 121 - 10.6.2.Petlja tipa for ................................................................................................................................. - 121 - 10.6.3.Petlja tipa repeat ........................................................................................................................... - 122 - 10.6.4.Petlja tipa forever .......................................................................................................................... - 122 - 10.7.Redni i paralelni blokovi ........................................................................................................................ - 122 - 10.7.1.Redni blokovi ................................................................................................................................ - 122 - 10.7.2.Paralelni blokovi ........................................................................................................................... - 123 - 10.7.3.Kombinovani blokovi.................................................................................................................... - 124 - 10.7.4.Imenovani blokovi ........................................................................................................................ - 124 - 10.7.5.Prekidanje izvravanja imenovanog bloka .................................................................................... - 124 - 11.Literatura ................................................................................................................................................... - 126 - - 6 - Uvod Digitalnerealizacijesukarakteristineumnogimoblastimasavremenetehnike. Raunarska tehnika, telekomunikacije i upravljanje industrijskim procesima su oblasti koje najvie prednjae u primeni digitalnih reenja. U poetku susamo mehaniki i elektromagnetni prekidai (releji) bili na raspolaganju za realizacijudigitalnihureaja.Bilojepokuajazarealizacijudigitalnihureajaprimenom elektronskihcevikojesudugovremenadralimonopolnapoljuanalogneobradesignala.Prvi elektronski raunar je sagraen pomou elektronskih cevi. Velike dimenzije, nedovoljna pouzdanost u radu i znaajna potronja su bili faktori koji su spreili iru primenu ovih ureaja.Nakon otkria tranzistora, skoro istovremeno su se pojavile analogne i digitalne primene. Povezivanjemtranzistora,diodaiotpornikabilojemogueizgraditibrzadigitalnakolamalih dimenzijaimalepotronje.OdkrajapedesetihgodinaXXvekaosnovudigitalneelektronike nespornosudalaintegrisanareenja.Razvojtehnologijezaproizvodnjupoluprovodnikih komponenataomoguilojeprojektovanje(integrisanje)svekomplikovanijihelektrinihkolana povrini jedne kristalne ploe. Na poetku razvoja integrisanja elektrinih kola samo nekoliko logikih kapija je bilo mo-gue smestiti na jednu ploicu. Ova tehnologija je dobila naziv mali stepen integracije (small scale ofintegrationSSI).Posleovogatehnologijasrednjegstepenaintegracije(mediumscaleof integrationMSI)jeomoguilasmetanjesloenijihcelina(multipleksori,brojaiitd.)najednu ploicu. U to vreme projektovanje digitalnih ureaja se sastojalo od spretne kombinacije SSI i MSI integrisanih kola. Smatralosedaepravacrazvojadovestidosvesloenijihelektrinihkola,kojaeu potpunostiintegrisatisvaneophodnadigitalnareenjazafunkcionisanjenekogureaja.Ovakva integrisanakolasuprojektovananpr.zadigitalnesatove,merneureajeitd.Meutim,ubrzoje postalo jasno da su primene toliko brojne da nije ekonomino posebno razvijati integrisana kola za svakuprimenu(applicationspecificintegratedcircuitASIC).Razvojiproizvodnjaintegrisanih kola je ekonomina samo ako se proizvodnja istih vri u velikim serijama. Prepoznavanje ovih ogranienja je usmerilo razvoj u dva pravca. Sa jedne, strane pojavile susemikroprocesorikojisenemogusamostalnoprimenitiukonkretnesvrhe,alinjihovim povezivanjem sa odgovarajuim pomonim elektrinim kolima (memorije, prilagodni stepeni itd.) i dodavanjem softvera mogue je reiti proizvoljne probleme. Sa druge strane, digitalna kola koja se hardverski programiraju (programmable logic device PLD) sadre veliki broj unapred proizvede-nih logikih blokova, i hardverskim programiranjem se mogu povezati na nain da obavljaju eljenu funkciju. Ova elektrina kola pripadaju kolima visokog stepena integracije (large scale integration LSI) odnosno kolima vrlo visokog stepena integracije (very large scale integration VLSI). Skriptu predlaemo svakome ko eli da se upozna sa osnovama digitalne elektronike. Autori I. Pitanja vezana za realizaciju digitalnih elektronskih kola Pitanja vezana za realizaciju digitalnih elektrinih kola - 8 -1.Fizike osobine digitalnih elektrinih kola Uovojglaviserazmatrajufizikeosobinedigitalnihkola.Karakteristikekojeseovde razmatraju podjednako vae kako za SSI i MSI jednostavna elektrina kola tako i za komplikovanija (LSI,VLSI)elektrinakolakojasehardverskiisoftverskiprogramiraju.Razlogzatojevelika slinostupolaznimmaterijalimaiproizvodnimprocesimakaoiutopolokimreenjimakodsvih digitalnih elektrinih kola. 1.1.Strujna logika-naponska logika U poetku digitalni ureaji su se gradili pomou prekidaa ireleja. Logike funkcije kod tih ureaja su se realizovale pomou takozvane strujne logike: ako je struja ulazila u objekat uprav-ljanja zahvaljujui odgovarujuim stanjima prekidaa, to se smatralo stanjem logike jedinice. Ako nijebilostrujezbogotvorenostinekogprekidaa,tosesmatralostanjemlogikenule.Slika1-1 prikazuje realizaciju strujne logike za I i ILI logike funkcije. Slika 1-1: Realizacija (a) Ii (b) ILI logike funkcije pomou strujne logike. Elektrina kola sa strujnom logikom su skoro izala iz upotrebe, ali proteklih godina kod pojedinihreenjazaintegrisanakolasuponovoulaucentarinteresovanja.Kodveinedananjih digitalnihkolajenaponskalogikadominantna.Potrebnalogikastanjaseikodnaponskelogikepostiu zatvaranjem ili otvaranjem prekidaa. U ovom sluaju cilj nije protok struje od ulazne take (taaka) do izlazne take (taaka) nego dobijanje odreenih standardnih naponskih nivoa za repre-zentaciju logike nule i jedinice. Slika1-2aprikazujeprincipijelnuemujednogdigitalnog(logikog)elementasanapon-skomlogikom.Dvaprekidaa(K1,K2)surednovezana(moguseposmatratikaonaponskideli-telji). Slobodni izvodi su vezani na izvore koji obezbeuju naponske nivoe koji odgovaraju logikoj jedinici (1) i nuli (0). Obino je re o jednom izvoru, iji se jedan kraj vee na potencijal zemlje koji se smatra logikom nulom, dok potencijal prisutan na drugom kraju izvora se smatra logikom jedinicom. Teoretski gledano, prekidai se mogu ukljuiti na etiri razliita naina koji su prikazani u tabeli na slici 1-2b. Funkcionisanjesavremenihdigitalnihureajaseobinozasnivanadvanaponskanivoa, odnosnonadvemalogikimvrednostima.Vrednostizlazauprvomredutabelejeneodreenato ukazuje na odstupanje od definicije dvovalentne logike. Poto su oba prekidaa iskljuena, izlaz Y prelaziustanjevisokeimpedansekojesejonazivaitreestanje(engl.three-stateili3-state).U tomsluajudrugielementiprikljueninaistutakuodreujunaponskinivoizlazadatoglogikog elementa. Ova mogunost se koristi kod onih digitalnih ureaja kod kojih se komunikacija izmeu vielogikihelemenataostvarujekrozjedinstvenizajednikiprovodnik.Urazliitimvremenskim intervalimaseaktivirajurazliitilogikielementi.Aktivnielementudatomtrenutkuupravlja provodnikom, dok su drugi elementiu stanju visoke impedanse i njihovi uticaji na vrednost logi-kog nivoa se mogu zanemariti. A BABY=A*B I Y=A+B ILI(a) (b) Pitanja vezana za realizaciju digitalnih elektrinih kola - 9 - Slika 1-2: (a) Principijelna ema logikog elementa sa naponskom logikom i (b) varijacije stanja prekidaa. U drugom redu tabele K2 provodi, dok K1 ne provodi. Znai, izlaz Y je u kratkom spoju sazemljom(takasanultimpotencijalom)inatajnainseostvarujelogikanula.Treired odgovarasuprotnomsluaju,K1provodidokK2neprovodi.Znai,naizlazusepojavljuje potencijalkojiodgovarastanjulogikejedinice.Realniprekidaiuukljuenomstanjune predstavljajuidealnikratakspojikaorezultattogadolazidopromenenaponanaizlazulogikog elementaprioptereenju.Prematome,urealnimkolima,vrednostilogikihnivoaodstupajuod idealnih.Slinoovome,vremenaukljuivanjaiiskljuivanjasukonanaizatoseuticaji upravljakihsignalaprenosesaizvesnimkanjenjimatodovodidokanjenjaufunkcionisanju logikih elemenata. Ovi problemi se detaljno obrauju u narednim poglavljima. Kombinacijaprikazanauposlednjemredutabelepredstavljanedozvoljenostanje. PrekidaiK1iK2nesmejubitiistovremenoustanjuprovoenja,jerbitokratkospojiokrajeve naponskog izvora. Velika struja koja bi nastala kao posledica kratkog spoja, dovela bi do unitenja prekidaa. 1.2.Fizike karakteristike Kataloki podaci digitalnih kola pored opisa logikih funkcija daju i fizike karakteristike. Ufizikeosobinespadaju:prenosnakarakteristika,nominalnilogikinivoi,marginesmetnji (margina uma), razna kanjenja, opteretljivost izlaza, potronja, temperaturni opsezi, kuite itd. U narednim takama su date definicije ovih karakteristika i analiza njihovih uticaja na funkcionisanje digitalnih kola. 1.2.1.Prenosna karakteristika Akoseupravljanjeprekidaimalogikogelementaprikazanognaslici1-2areinataj naindazajednikiupravljakisignalotvaraizatvarateprekidaeuprotivfazi,dobijase idealizovana prenosna karakteristika prikazana na slici 1-3a. Dok je vrednost ulaznog upravljakog naponaispodpolovinenaponanapajanja(VCC/2),vodigornjiprekidaiizlazjenavisokom logikom nivou. U suprotnom sluaju, kada je vrednost upravljakog napona iznad polovine napona napajanja,provodidonjiprekidaiizlazjenaniskomlogikomnivou.Znai,kadajenaulazu nizaklogikinivo,izlazjenavisokomisuprotno.DobijanakarakteristikapredstavljaNElogiku funkciju (logiki invertor). Urealnimsluajevimaotpornostprekidaasemenjakontinualnopoduticajem upravljakih signala a ne skokovito. Rezultat ovoga je prenosna karakteristika realnih invertora koja je prikazana na slici 1-3b. Na dijagramu su oznaene take kod kojih je vrednost nagiba -1. Izmeu ovihvrednostiulaznognapona(VIL,VIH)nagibkrivejevelikizbogtogamalapromenaulaznog napona je u stanju da promeni nivo izlaznog napona sa logike nule na logiku jedinicu i obrnuto. Iz ovog razloga nepoeljno je funkcionisanje digitalnih kola u ovom intervalu (zabranjena zona). K1K2Y"1""0"K1 K2 Y01001 01 1TrecestanjeZabranjeno stanje01(a) (b) Pitanja vezana za realizaciju digitalnih elektrinih kola - 10 - Slika 1-3: Prenosne karakteristike logikog invertora: (a) idealan sluaj, (b) realan sluaj. Poredjednoznanihkrivih(slika1-3)primenjujuseidvoznane,histerezisne(mitove) krive(slika1-4a).Zahvaljujuiodgovarajuojunutranjojpozitivnojpovratnojsprezi,prelazsa jednoglogikognivoanadrugijeskokovitumestodabudepostepen.Naovajnainmogueje digitalnesignalesadugakimvremenimauzlazaisilazauobliitiupravougaonesignaleto poboljavaotpornostnasmetnje(taka1.2.3).ematskeoznakedigitalnihkolasamitovom prenosnom karakteristikom obino sadre i simbol mitove prenosne karakteristike: na slici 1-4b je prikazanaematskaoznakainvertorasamitovomprenosnomkarakteristikom.Histerezisnu karakteristiku je mogue ugraditi u ulazni stepenkod bilo kog digitalnog kola. Slika 1-4: (a) Prenosna karekteristika invertora sa histerezisom i (b) njegova ematska oznaka. 1.2.2.Logiki nivoi Logikinivoiizlaza(VOL,VOH)digitalnihkolasupriblinostabilnizaintervalekojese nalazeispodiiznadzabranjenezonedokjenaponnapajanjakonstantaninezavisiznaajnood ulaznogsignalailipromenestrujeoptereenja.Naponskarazlikaizmeudvanivoasenaziva logikom amplitudom. Kod paljivoprojektovanih digitalnih kola nizak izlazni logiki nivo je u svakom sluaju znaajnoniiodmaksimalnevrednostiniskogulaznoglogikognivoa(VOLVIH). Ovadvauslovajepotrebnoispunitidabiseelementidigitalnihkola(kojimogubiti kompletnaintegrisanakolailinjihoviunutranjipodsklopovi)moglivezatiukaskadu.Obrada signala kod digitalnih sistema se obino vri u viestepena i zato je kaskadna veza digitalnih kola neizbena. 1.2.3.Margine smetnji Kakozaulaznetakoizaizlaznelogikenivoekatalokipodacinesadrekonkretne vrednostivesudatiintervalikojisufunkcijeeventualnihpromenaunaponunapajanja,promene optereenja,odstupanjautehnolokomprocesuidrugihuticajnihveliina.Prikazivanjemovih intervala jedan iznad drugog (slika 1-5), mogue je odrediti maksimalne amplitude smetnji (uma) na koje su otporni ulazi digitalnih kola. Sve dok su vrednosti amplitude smetnji manje od margine smetnji, logiki nivoi generisani na izlazu digitalnog kola e biti ispravni. ViVo0 VDDVDD(a)ViVo0 VDDVDD(b)VDD/2 VIL VIHViVo0 VDDVDDVTH VTL(a) (b) Pitanja vezana za realizaciju digitalnih elektrinih kola - 11 - Slika 1-5: Prikaz margine smetnji kod digitalnih kola. Prema slici, margina smetnji za nizak ulazni logiki nivo je data sledeom formulom: max max 0 OL ILV V NM = dok u sluaju visokog logikog nivoa margina smetnji je: min min 1 IH OHV V NM = . Kao to emo kasnije videti, velika margina smetnji predstavlja prednost ali zahteva veliki napon napajanja koji dovodi do velike potronje. Korienje integrisanih kola sa velikom marginom smetnji se preporuuje u industrijskim primenama gde je nivo smetnji znaajan. 1.2.4.Kanjenja Ukljuivanjeiiskljuivanjetranzistorskihprekidaaudigitalnimkolimasevriu konanomvremenu.Kanjenjeelektrinogkolajevremekojeprotieizmeupojaveulaznog (upravljakog) signala i formiranja izlaznog logikog nivoa. Pored konanog vremena ukljuivanja iiskljuivanjanakanjenjautiuiparazitnekapacitivnosti.Strujekojepuneiprazneparazitne kapacitivnosti su konane i zato se promene logikih nivoa deavaju u konanom vremenu. Slika1-6aprikazujekanjenjajednoglogikoginvertorapripobudisaidealizovanim ulaznimsignalom(pravougaonisignal).Nakonpojaveskokauulaznomsignaludopromene logikognivoaizlazadolazitekposleproteklogvremenakanjenjatpHLodnosnotpLH.Urealnosti (slika1-6b)nijemogueobezbeditiidealnipravougaonisignalnaulazudigitalnihkola.Umesto toga,signalikojisedovodenaulazesedobijajuizprethodnihstepenakojisuveomasliniposmatranominvertoru.Utomsluaju,kanjenjeseraunakaoproteklovremeizmeupreseka signalasalinijomkojapredstavljapolovinulogikeamplitudeilinaponanapajanja(naslici1-6b obeleen sa 50%). Obino se razlikuju kanjenja pri silaznim (tpHL) i uzlaznim ivicama (tpLH). Slika 1-6: Kanjenja kod digitalnih kola: (a) pri idealizovanom ulaznom signalu, (b) u sluaju realnog ulaznog signala. Poredunutranjihkanjenjakodintegrisanihkolapostojejoikanjenjanavodovima. Ovoje posebno izraeno kod vodova tampanih elektrinih kola ali se ne smeju zanemariti ni kod LSI,VLSIintegrisanihkolajersenaunutranjimvezamaizmeupojedinihblokovajavljaju znaajna kanjenja. Kanjenjasenesmejusmatratikonstantnimveliinama.Zbogodstupanjaizmeu pojedinihprimerakauserijskojproizvodnji,zbogodstupanjaunaponunapajanja,temperaturiiu tpHLtpLHtpHLtpLH(a) (b)tt tt50%50% 50%0 VDDVILMAXVOLMAX VOHMINVIHMIN Pitanja vezana za realizaciju digitalnih elektrinih kola - 12 -drugimveliinama,proizvoaiukatalokimpodacimanavodeintervalekanjenjaumesto konkretnihvrednosti.Navremenskimdijagramimaseintervalicrtajunanainkojijeprikazanna slici 1-7. Kod analize uticaja kanjenja treba uzeti u obzir najnepovoljniji mogui sluaj. Slika 1-7: Grafiki prikaz intervala kanjenja u katalokim podacima za digitalna kola. 1.2.5.Opteretljivost izlaza Otpornostprekidaauukljuenomstanjukoddigitalnihkola jeuvekveaodnuledok u iskljuenomstanjumanjaodbeskonanog.Upravljanjeovimprekidaimazahtevakonanevred-nostistruja.Priprojektovanjudigitalnihsistemaestosejavljapotrebadaizlazjednoglogikog elementaobezbeujeulaznisignalzajedanilivienjemuslinihelemenata.Retkosejavlja situacija kada je na izlaz potrebno vezati druge potoae (LED, prenosne linije itd.). Zbogkonanevrednostiulaznihiizlaznihotpornosti,brojlogikihelemenatakojise mogu vezati na jedan izlaz je konaan. U sluaju preoptereenja izlazni logiki nivoi se pomeraju i reakcijanarednogstepenanapromenjenelogikenivoemoedabudepogrena.Tokom projektovanja neophodno je uzeti u obzir da sa poveanjem optereenja dolazi i do porasta vremena kanjenja. Opteretljivost izlaza se zadaje brojem ulaza logikih kola koji se mogu vezati na izlaz a ne veliinom struje koju je u stanju da daje izlaz. Veliine ulaznih struja variraju i unutar jedne familije integrisanihkolaizbogtogapriodreivanjuopteretljivostiizlazaproizvoairaunajusatzv. standardnim ulaznim strujama. Obinoprirazliitimlogikimnivoima(logikanulailijedinica)ulazinejednako optereujuizlaze.Priodreivanjuopteretljivostiizlazauvektrebauzetiuobzirnajnepovoljniju situaciju. 1.2.6.Potronja U toku rada, digitalna kola troe struju iz izvora napajanja. U katalokim podacima se daje prosenavrednoststrujejerjeonazavisnaodlogikihnivoanaizlazu.Poredtoga,potronja digitalnih kola zavisi jo i od uestalosti promene logikih nivoa (frekvencija rada). Razlog za to je dagornjiidonjiprekidainaslici1-2apripromenilogikihnivoanakratkovremeprovode istovremenodabisesmanjilavremenakanjenja.Otpornostprekidaauprovodnomstanjuje konana i zbog toga u fazipreklapanja(kada oba prekidaavode) nee se javiti beskonana struja aliesepotronjaznaajnopoveatiuodnosunastatikostanje.Slino,ipunjenjeipranjenje parazitnihkapacitivnostiudigitalnimkolimadovodidopoveanjapotronje.Zbogkratkotrajnih strujnih impulsa potrebno je filtrirati napon napajnja digitalnih kola kondezatorima dobrog kvaliteta smetenih u blizini samog kola.Maksimalna frekvencija rada digitalnog kola je u tesnoj vezi sa potronjom i kao osnov za uporeivanjerazliitihfamilijaintegrisanihkolauzimaseproizvodpotronjeikanjenja.Ovaj proizvodseoznaavasaPDP(power-delayproduct)ijedinicamerejeistakaoizaenergiju(J odnosno pJ). p Dt P PDP = . Razlog zato se potronja navodi u pJ je to to su kanjenja red veliine ns a potronje su reda veliine mW. Smatra se da je neka familija integrisanih kola bolja od druge ako je PDP njenih logikih elemenata realizovanih u datoj tehnologiji manja od druge. tt Pitanja vezana za realizaciju digitalnih elektrinih kola - 13 -1.2.7.Temperaturni opsezi Ukatalokimpodacimaproizvoaidefiniutemperaturniopsegradaiskladitenja integrisanihkola.Postojetritemperaturnaopsega:zakomercijalne,industrijskeivojneprimene. Obino, svaki tip integrisanog kola je proizveden u sve triverzije, za svatri temperaturna opsega. Opsegtemperaturekojupodrazumevakomercijalnaupotrebajeod0oCdo+70oC,opseg temperaturezaindustrijskuprimenujeod-25oCdo+85oC,dokzavojnuprimenujeod-55oCdo +125oC.Temperaturaskladitenjajejedinstvenazasvetriprimeneipripadaopseguod-65oCdo +150oC. Unutranjatemperaturaintegrisanihkolajefunkcijatemperatureokolineigubitaka (potronje).Premakatalokimpodacima,najveadozvoljenaunutranjatemperaturajeobino 150oC.Manjatemperaturaokolineomoguavaradsaveimgubicimaukoluadasepritomene preegranicaod150oC.Ovezavisnostisedajutabelarnoiliuoblikudijagrama.Neznatno prekoraenjeopsegaradnetemperaturenedovodidotrenutnogkvara,alisekarakteristike integrisanog kola znaajno menjaju. Ugradnja integrisanih kola se obino vri lemljenjem. Ovopredstavlja znaajno tempera-turno optereenje za kolo. Proizvoai dozvoljavaju lemljenje pri temperaturama od 250oC 300oC uvremenskomtrajanjuod10s-60s.Primainskomlemljenjuintegrisanihkoladefiniese temperaturni profil koji dato kolo moe da izdri. 1.2.8.Kuita Poluprovodnikeploicenakojimasurealizovanaintegrisanakolasesmetajuu odgovarajuakuitaradiadekvatnemehanikevrstoeidobijanjamasivnihprikljuaka. Integrisana kola su dugi niz godina bila proizvedena u takozvanom DIL (dual in line dvorednom) kuitu(slika1-8a).Ugradnjasesastojalaodumetanjanoicaintegrisanogkolauotvorena tampanoj ploici i od samog lemljenja. Rastojanje izmeu noica koje se nalaze u jednom redu je standardnoiiznosi0,1ina(2,54mm).Zaizradukuitasekoristematerijalikojiimajudobre izolacione karakteristike kakvi su npr. plastika i keramika. Slika 1-8: Kuita integrisanih kola: (a) DIL kuite, (b) SMD kuite tipa SO, (c) SMD kuite tipa PLCC, (d) SMD kuite tipa BGA. Poveanjestepenaintegracijeneminovnojedovelodopoveanjabrojaizvodana integrisanim kolima. Tehnologija ugradnje integrisanih kola umetanjem noica u rupe na tampanoj ploici nije omoguavala znaajno smanjivanje rastojanja meu noicama. Ovo je dovelo do pojave (a) (b)(c) (d) Pitanja vezana za realizaciju digitalnih elektrinih kola - 14 -novihkuitakojasepovrinskimontiraju(surfacemounteddeviceSMD).KuiteSO(slika1-8b) je slino DIL kuitu, sa razlikom da su izvodi savijeni u obliku krila galeba kako bi obezbedili dobronaleganjenapovrinutampaneploice.UpoetkusurastojanjaizmeunoicaSOkuita bila 0,05 ina (1,27 mm) a kasnije su ove mere jo smanjene. Kod PLCC kuita (slika 1-8c) postoje izvodi na sve etiri strane, a za dodatno smanjenje dimenzija, noice su savijane ispod kuita. Kod BGAkuita(slika1-8d)nepostojeizvodiuklasinomsmislu.Nadonjojstranikuitasu formiranametalnaostrvauravnisaizolatorom.Prilemljenjumetalnaostrvasepozicionirajuna lemnekuglesmetenenatampanojploiciizagrevanjemcelogintegrisanogkolaseformiraju elektrini kontakti. Kuita za povrinsku montau su bila skuplja u poetku i proces montae je bio kompli-kovan. Meutim, razlika u cenama je ve oko 1990 godine bila na strani SMD tehnologije s tim daugradnjuvrepretenoroboti(osimkodmaloserijskeproizvodnjeipopravki).PrimenaSMD komponentiomoguavamontiranjekolasaobestranetampaneploicetodaljesmanjuje dimenzije ureaja. 1.3.Posledice kanjenja: hazardi Posledice kanjenja (taka 1.2.4), osim kanjenja u formiranju izlaznih signala mogu biti i privremeneilitrajnegrekeufunkcionisanjuureaja.Grekekojenastajuzbogkanjenjase nazivaju hazardima jer su nepredvidive i imaju tetne posledice. Akoseposmatrajednostavnokolokojejedatonaslici1-9,moeseustanovitidau idealnom sluaju vrednost izlaza bi trebala uvek da bude logika nula jer (zbog prisustva invertora najednomulazuIkola)nemogusepojavitiistovremenodvejedinicenaulazimatojeuslovza formiranje logike jedinice na izlazu. U realnim okolnostima neophodno je ukljuiti u razmatranje i kanjenjeinvertorakojejepredstavljenoblokomTd.Zbogkanjenja,nakonuzlazneivice promenljiveX,naobaulazaIkolastiulogikejediniceukratkomintervaluzbogegavrednost izlaza privremeno postaje logika jedinica. Slika 1-9: Pojava hazarda uzrokovana kanjenjem u jednostavnom digitalnom kolu. Prikazanepojaveunekimsluajevima moguda buduikorisne:naovaj nainmogue je generisatikratkotrajneimpulseuokoliniuzlazneivicedatogsignalabezkorienjapasivnog diferencijatorailinekogmonostabilnogkola.Unastavkuesevritianalizarazliitihhazardnih pojava i traie se reenje za otklanjanje hazarda. TdXX XdYtXXXdYidYstv Pitanja vezana za realizaciju digitalnih elektrinih kola - 15 -1.3.1.Statiki hazardi Statikim hazardom nazivamo kratkotrajne pojave impulsa na izlazu nekog logikog kola pod uticajem promene u vrednosti ulaznih signala u intervalu kada vrednost logike funkcije izlazatreba da bude sve vreme konstantna. Primer na slici 1-9 predstavlja sluaj statikog hazarda. Slika 1-10a prikazuje jedno sloenije digitalno kolo sa hazardom koji treba otkloniti. Logi-ka funkcija prikazanog digitalnog kola se sastoji od zbira dva logika proizvoda i realizuje se dvo-stepenomI-ILIlogikommreom.Jedinosekanjenjeinvertorauzimauobzirradijednostavnije analize. Slika 1-10: Statiki hazard i njegovo otklanjanje: (a) minimizirana mrea, (b) vremenski dijagrami, (c) Karnaugh-ova tabela sa oznaenim logikim proizvodima, (d) Karnaugh-ova tabela za dopunjenu mreu bez hazarda. Ako se zanemare sva kanjenja, na ulaz ILI kola dolazi logika jedinica ili iz jednog ili iz drugog I kola i logiki nivo izlaza se odrava konstantno na logikoj jedinici (slika 1-10b). Ako se ukljui u razmatranje kanjenje invertora, vrednost logikog proizvoda AB padne na nulu pre nego to proizvodC A) (A postigne vrednost logike jedinice i kao rezultat, dobija se privremena logika TdABCA AdYIIIBCAAAdABACAdCAB+ACAB+AdCBCAB+AdC+BCtY(bez kasnjenja)Y(hazard usledkasnjenja)Y(otklonjen hazard)(a)(b)1 11 1ABC0100 01 11 10(c)1 11 1ABC0100 01 11 10(d)redundantnilogicki proizvodstaticki hazard Pitanja vezana za realizaciju digitalnih elektrinih kola - 16 -nulanaizlazu.Ovosesmatrahazardomjermoedadovodidoozbiljnihsmetnjiuradunarednih stepena. ZaotklanjanjehazardaposmatrajmoKarnaugh-ovutabeluprikazanunaslici1-10c. Statikihazardnastupazatotoseprimimplikantikojesainjavajulogikufunkciju,dodiruju umestodasepreklapaju.Akojepripromeniulaznihpromenljivihpotrebnopreiizjednogprim implikanta u drugi, moe se javiti prelaz ne preko susedne ivice vepreko polja tabele na kojoj je vrednost logike funkcije nula. Za vreme takvog prelaza javlja se hazard. Jedannainzaotklanjanjehazardajeizmenalogikedatogdigitalnogkola.Uvoenjem redundantnog logikog proizvoda (prikazan isprekidanom linijom na slici 1-10d) koji pokriva mesto prelaza, otklanja se mogunost pojave hazarda. Redundantni logiki proizvod je realizovan pomou I kola koje je prikazano isprekidanom linijom na slici 1-10a. Analizom se moe pokazati da I kolo koje je dodato funkciji predstavlja takav logiki proizvod, koji je u toku minimizacije izostavljen jer (ako se zanemari hazard) je bio suvian pri realizaciji date logike funkcije. Postoje i druge metode za otklanjanje statikih hazarda.Jedanpristupjedasekanjenja nastala u jednoj grani kola, kompenzuju namerno postavljenim kanjenjima u drugim granama kola. Drugi,veomaestoprimenjenpristupjekorienjetaktsignalazasinhronizaciju.Sinhronizacija omoguavakontrolunadvremenskimtrenucimakadajedozvoljenokorienjeizlaznihvrednosti digitalnogkola.Zabranatrebadatrajedovoljnodugodaeventualnihazardiezneprepojave novog signala dozvole. 1.3.2.Dinamiki hazardi Dinamikihazardisejavljajuprilikompromenelogikognivoaizlazadigitalnemree. Pojava viestrukih promena u logikom nivou izlaza pre ulaska u novo stanje ukazuje na postojanje dinamikog hazarda u datom kolu. Slika 1-11: Nastanak dinamikog hazarda. Kao primer posmatrajmo kolo koje je prikazano na slici 1-11a. Kolo sadri dve podmree (M1iM2).Pretpostavimo,dafunkcijalogikemreeM1stadristatikihazardkojinaizlazu prouzrokuje privremenu logiku jedinicu. Ako pri tome promena na izlazu mree M2 kasni za Td2, ondapomoudijagramanaslici1-11csemoepokazati,davrednostizlazaYneetrajnopreiu M1M2Y1Y2 Y2dTdY=Y1Y2dtX1...XnY1idY2idYid=Y1idY2idY1Y2Y2dY=Y1Y2dDinamicki hazardIdealna situacija(bez hazarda)Stvarna situacija(sa hazardom)(a)(b)(c) Pitanja vezana za realizaciju digitalnih elektrinih kola - 17 -stanje logike nule kada vrednost izlaza Y2 opadne na nulu (to bi bilo u idealnom sluaju), nego e se javiti jedan niz prelaza 1-0-1-0 na izlazu. Dinamikihazardimogudaprouzrokujuozbiljnesmetnjeuradunarednihstepenakod digitalnihureaja.Pojavadinamikoghazardajeuznaajnojmeriposledicastatikoghazardau nekoj podmrei. Ako se otklone statiki hazardi i dinamiki hazard e nestati. 1.3.3.Funkcionalni hazardi Funkcionalnihazardjejednadruganepoeljnapojavaudigitalnimmreama.Javljase kadasevrednostidveilivieulaznihpromenljivihmenjajupriblinoistovremeno.Nekasevre-dnostipromenljivihA,BiClogikefunkcijekojojodgovaraKarnaugh-ovatabelanaslici1-12a menjajusa101na110.UprincipumoemopretpostavitidasevrednostipromenljivihBiC menjaju istovremeno i zato e se na izlazu konstatno javljati logika jedinica. Meutim, u realnosti ne mogu se oekivati tano istovremene promene. Slika 1-12: Nastanak funkcionalnog hazarda. Na slici 1-12b se analizira sluaj kada se prvo vrednost promenljive C opadne na logiku nulu,zatimposlekratkogkanjenjavrednostpromenljiveBpostajelogikajedinica.Ovajprelaz, pri kojoj se pojavljuje kratkotrajna lana nula, oznaena je strelicama u Karnaugh-ovoj tabeli. Kada se vrednosti ulaznih promenljivih menjaju u suprotnom redosledu (prvo se menja B, a zatim C) tada se, na osnovu slike 1-12c, moe zakljuiti da nee doi do pojave hazarda. Pristup u otklanjanju funkcionalnih hazarda se moe sastojati od uvoenja planiranih ka-njenja ali za sistematsko reenje ovog problema je neophodna sihronizacija ulaza sa taktom. 1.4.Tehnologije izrade integrisanih kola Digitalnakolasemogurealizovatiurazliitimtehnologijama.Pritomeoptimizacija pojedinih parametara se vri na manji ili vei utrb drugih karakteristika. Npr. smanjenem kanjenja mogue je poveati maksimalnu frekvenciju rada ureaja ali to povlai za sobom i vee gubitke. Ili, smanjenjem napona napajanja smanjuju se gubici ali se pogorava margina smetnji itd. 11 1 1ABC0100 01 11 10ABC: 101 ----->110Y : 1 -----> 1Bi C se menjaju istovremeno.11 1 1ABC0100 01 11 10ABC: 101 --->100 --->110Y : 1 --->0 ---> 1Prvo se menja CzatimB.11 1 1ABC0100 01 11 10ABC: 101 --->111---> 110Y : 1 --->1 --->1Prvo se menja BzatimC.0 0 000 0 000 0 00(a)(b)(c) Pitanja vezana za realizaciju digitalnih elektrinih kola - 18 -1.4.1.Popularnost i ivotni ciklus familija integrisanih kola U poetku bipolarni tranzistori su korieni kao prekidaki elementi u digitalnim kolima. Kasnije su se pojavili mosfet prekidai, kojima su postignute bolje prenosne karakteristike pri emu jeipotronjasmanjena.Digitalnakolaizraenaumosfettehnologijisudanasviezastupljenaali nisu nestalala ni bipolarna reenja. Na slici 1-13 se moe videti dijagram koji prikazuje popularnost onihintegrisanihkolakojedanasproizvodiTexasInstruments.Trouglovioznaavajuonefamilije kojesuizraeneubipolarnojtehnologiji,pravougaoniciukazujunaCMOSfamilijedokkrugovi oznaavaju familije sa kombinovanim tehnologijama. Slika 1-13: Dijagram popularnosti Texas Instruments-ovih digitalnih kola. Na desnoj strani dijagrama su prikazane one familije integrisanih kola (TTL, S, LS, ...) koje susepoeleproizvoditiezdesetihisedamdesetihgodinaXX.vekainjihovapopolarnostjeve opala do danas. Na vrhu dijagrama se nalaze ona kola koja su razvijena osamdesetih godina i danas su najzastupljeniji proizvodi u industriji. Nalevojstranisuprikazanefamilijeintegrisanih kolaupovojukojesuizraenenovim i obeavajuimtehnologijama.VeinaprikazanihfamilijaintegrisanihkolaseizraujuuCMOS tehnologijizbogmanjepotronjeiboljeprenosnekarakteristike.Danassebipolarnetehnologije najvie primenjuju u onim oblastima gde su potrebne velike struje za pobudu. 1.4.2.Podela prema naponu napajanja Zanovorazvijenakolajekarakteristinodasesmanjujuvrednostinaponanapajanjai umesto jedne konstantne vrednosti mogu da se primenjuju u irem intervalu napona. Podela familija integrisanih kola prema naponu napajanja je prikazana na slici 1-14.Krugovinadijagramuoznaavajuonevrednostinaponanapajanjakojeobezbeuju optimalnofunkcionisanjeintegrisanihkolaizdatefamilje.Sivisegmentpredstavljaonajopseg naponanapajanjazakojesuparametriintegrisanogkolaunutardeklarisanihvrednosti.Unutar svetlogsegmentaintegrisanokolojejouvekfunkcionalnoalisumoguaodstupanjaoddekla-risanihvrednostiunekimparametrima.Crnalinijaoznaavagranicedokojeintegrisanokolo podnosi sve ulazne i izlazne prenapone bez oteenja. Pitanja vezana za realizaciju digitalnih elektrinih kola - 19 - Slika 1-14: Podela familija logikih kola prema naponu napajanja. 1.4.3.Kompatibilnost ligikih nivoa Slika1-15prikazujekarakteristinelogikenivoezaraznefamilijelogikihkola.Kod ranije razvijenih logikih kola u bipolarnoj tehnologiji i sa naponom napajanja od 5V logiki nivoi su asimetrini u odnosu na 0V i 5V. Za nove generacije integrisanih kola, posebno kod CMOS kola, je karakteristina simetrinost logikih nivoa. Slika 1-15: Logiki nivoi pojedinih familija integrisanih kola i njihova meusobna kompatibilnost. Pitanja vezana za realizaciju digitalnih elektrinih kola - 20 -Tabelaugornjemdesnomugluslikeprikazujekompatibilnostizmeupojedinihfamilija logikihkola.Logikinivoiintegrisanihkolaunutarjednefamilijesuuvekkompatibilni. Povezivanje integrisanih kola iz razliitih familija je mogue samo ako su ispunjeni uslovi VOLVIH.Ponekadsedesidakorienafamilijaintegrisanihkolanesadripotrebnulogiku funkciju. U takvoj situaciji se potrebno logiko kolo bira iz druge familije koja je kompatibilna sa prvom. Za postizanje kompatibilnosti mogu se koristiti specijalna kola za sprezanje.Utabelisuitakvefamilijeoznaenekaokompatibilnekodkojihjeizlaznivisokilogiki nivo (VOH) pobudnog kola(D) vilji od napona napajanja (VCC)prijemnog kola (R). Takva veza je dozvoljena samo u sluaju ako proizvoa za datu familiju logikih kola dozvoljava napon na ulazu vei od napona napajanja.1.4.4.Zavisnost kanjenja od napona napajanja Pravacrazvojajedecenijamabiosnienjenaponanapajanjakakobisesmanjiligubicii kanjenja.Meutim,potrebnojenaglasitidakolakojasuprojektovanazairiopsegnapona napajanjaimajumanjakanjenjakadasuprikljuenanaveenaponenapajanja(slika1-16).Na dijagramusunacrtanekrivekanjenjapojedinihfamilijazadeklarisaneopsegenaponanapajanja prema katalokim podacima. Slika 1-16: Zavisnost kanjenja od primenjenog napona napajanja za razne familije logikih kola. 1.4.5.Izbor logikih funkcija po raznim familijama logikih kola Slika1-17prikazujeprimertabelekojadajeizborlogikihfunkcijaizpojedinihfamilija logikih kola (za proizvoa Fairchild). Detaljniji podaci o konkretnim funkcijama se mogu dobiti iz liste proizvoda konkretnog proizvoaa. Na desnoj strani tabele su navedene oblasti u kojima se preporuujeprimenadatefamilijeintegrisanihkola.Najveiizborlogikihfunkcijaizbipolarne tehnologijeimajufamilijesaoznakamaTTL,S,LSiF.OdCMOSfamilija,serijeACiACTsu najzrelije i sadre najvie ponuenih reenja za razne logike funkcije. U prikazanom izboru proizvoda su spomenuti samo SSI i MSI kola. Navedene tehnologije se primenjuju i kod LSI i VLSI integrisanih kola koja se softverski ili hardverski programiraju. Pitanja vezana za realizaciju digitalnih elektrinih kola - 21 - Slika 1-17: Izbor logikih funkcija realizovanih u raznim familijama logikih kola. II. Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 23 - 2.Kombinacione mree Kombinacionemreesudigitalnakolakodkojihsevrednostizlazaodreujenaosnovu trenutnevrednostiulaza.Urealnostijepotrebnonekoodreenovreme(zbogkanjenja,poglavlje 1.3) za formiranje vaeeg izlaznog logikog nivoa posle svake promene vrednosti ulaza ali nakon togavrednostizlazajenezavisnaodprethodnihvrednostiulaza.Ovojenaglaenozbogtogajer ponaanje sekvencijalnih mrea (3. glava) odstupa od navedenog. Vrstekombinacionihmreakojeseobraujuuovojglaviseproizvodeodezdesetih godinauoblikuSSIiMSIfunkcionalnihjedinica.Njihovaprimenaseneograniavasamona izgradnju digitalnih ureaja upotrebom SSI i MSI integrisanih kola. Ova reenja se takoe nalaze i u strukturi mikrokontrolera, mikroprocesora i PLD-ova. Navedene funkcije se pojavljuju i u jezicima za opis hardvera koji se koriste pri programiranju PLD-ova (III deo). 2.1.Kola za sprezanje Povezivanjerazliitihfunkcionalnihjedinicaseestovriprekokolazasprezanje (prilagoenje).Ovakolamogudamenjajulogikenivoe,prilagoavajuimpedanseiproputaju signaleudirektnomiliuinvertovanomobliku.Kodkolazasprezanjaakcenatnijenalogikim funkcijama,negonakolimazapojaavanjekoja sekoristeuprekidakomreimu.Obinosevei brojkolazasprezanje(npr.osamkomada)ugraujeujednoDILiliSOkuiteionipripadaju kategoriji SSI kola. 2.1.1.Neinvertujua i invertujua kola za sprezanje Neinvertujuakolazasprezanje(bafer,engl.buffer)iinvertujuakolazasprezanje(in-vertor,engl.inverter)sepravesavelikomulaznomimalomizlaznomotpornou.Ovajizbor impedansiomoguujevezivanjevelikogbrojaulazanarednihstepenanaizlaznekogprethodnog stepena. Odgovarajue ematske oznake su prikazane na slici 2-1. Slika 2-1: ematske oznake kola za sprezanje : a) bafer, b) invertor. U jednostavnijim sluajevima kola za sprezanje zahtevaju samo jedan napon napajanja. Ako je potrebno povezati dve logike jedinice sa razliitim naponima napajanja, ulazni i izlazni deo kola za sprezanje se povezuje na posebne izvore napajanja. 2.1.2.Kola za sprezanje sa tri stanja Kada se iz vie izvora (A, B, C, D) prenosi signal prema jedinstvenom korisniku (L) preko jednog zajednikog provodnika na nain kako je prikazan na slici 2-2, neophodno je koristiti kola za sprezanje sa tri stanja. Samo jedno kolo za sprezanje sa tri stanja je aktivno u nekom trenutku, dok se ostali dre u treem stanju (stanje visoke impedanse). Aktivacija se vri pomou signala dozvole (engl. enable) EA, EB, EC, ED. Slika2-2:Prenossignalapreko zajednikogprovodnikakorienjem kola za sprezanje sa tri stanja. A A Y Y(a) (b)EA EB EC EDA B C DL Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 24 -etiriidejnareenjakolazasprezanjesatristanjasuuponudiproizvoaa(slika2-3). Kola za sprezanje mogu da propuste signal bez invertovanja (slike a i c) ili sa invertovanjem (slike b i d) dok signal dozvole moe da bude aktivan na logikoj jedinici (slike a i b) ili na logikoj nuli (slike c i d). Obino se i kod kola za sprezanjesa tri stanja vei broj komada smeta u zajedniko kuite. Slika 2-3: Vrste kola za sprezanje sa tri stanja. 2.1.3.Dvosmerna kola za sprezanje Kadajepotrebandvosmeranprenossignalaizmeurazliitihfunkcionalnihjedinica, upotrebljavaju se dvosmerna kola za sprezanje. Unutranja struktura dvosmernog kola za sprezanje kojijesposobanzadvosmerniprenossignalajeprikazannaslici2-4.SignalDIRodreujesmer prenosa signala i zahvaljujui internoj negaciji uvek je samo jedno kolo za sprezanje aktivno. Kolo za sprezanje koje je iskljueno, ne utie na logiki nivo izlaza jer je u stanju visoke impedanse. Zadvosmernakolazasprezanjetakoevaipravilodaujednokuitesesmetavie primeraka.Proizvodeseitakvitipoviijajenamenapovezivanjemreasarazliitimnaponima napajanja i razliitim logikim nivoima. Slika 2-4: Unutranja struktura dvosmernog kola za sprezanje. 2.2.Dekoder Dekoderi su kombinacione mree sa vie ulaza i izlaza, gde svaka dozvoljena kombinacija ulaznih promenljivih aktivira poseban izlaz. 2.2.1.Potpuni dekoder Ulazi potpunog dekodera su binarno kodirani brojevi. Ako je broj ulaznih linija potpunog dekoderajednakn,ondajebrojmoguihvarijacijalogikihnivoa2nizatojebrojizlaznihlinija jednak2n.Zasvakuulaznukombinacijuuvekjesamojednaizlaznalinijaaktivna.Kombinaciona tabela potpunog dekodera sa tri ulaza i osam izlaza (3/8) je prikazana u tabeli 2-1. 0 1 2 0 A A A Y =0 1 2 1 A A A Y =0 1 2 2 A A A Y =0 1 2 3 A A A Y =0 1 2 4 A A A Y =0 1 2 5 A A A Y =0 1 2 6 A A A Y =0 1 2 7 A A A Y = Tabela 2-1: Kombinaciona tabela i logike funkcije potpunog dekodera 3/8. A2A1A0Y7Y6Y5Y4Y3Y2Y1Y0 00000000001 00100000010 01000000100 01100001000 10000010000 10100100000 11001000000 11110000000 A A A A Y Y Y YE E E E(a) (b) (c) (d)A YDIR Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 25 -ZarealizacijudekoderasekoristelogikaIkolasapotrebnimbrojemulazajersesvaka izlazna logika funkcija Y0...Y7 sastoji od jednog logikog proizvoda (slika 2-5). Slika 2-5: Realizacija potpunog dekodera pomou I kola. Integrisanakolanamenjenazafunkciju dekodiranjaobinosadreiulazzadozvolu(EN enable).Ovoomoguavapoveanjekapaciteta dekodera:povezivanjemdvadekodera3/8mogueje dobiti dekoder 4/16 (slika 2-6), itd. Slika 2-6: Realizacija dekodera 4/16 pomou dva dekodera 3/8. 2.2.2.Nepotpuni dekoder Potpunidekodersemoeuprostitiakosepouzdanoznadasenikadneepojavitineke ulazne kombinacije. Nain uproavanja se sastoji od izostavljanja onih I kola koja realizuju takve logikeproizvodeijevrednostinikadanemogupostatijedinice.Nepotpunidekoderdobijenna ovaj nain e ispravno funkcionisati ali mogue jei dalje uproavanje. TipianprimernepotpunogdekoderajeBCDdekoder,kojisluizadekodiranjebinarno kodiranih decimalnih cifara. Kombinaciona tabela BCD dekodera se dobija iz kombinacione tabele dekodera4/16izostavljanjemzadnjihestlinijajerkombinacijebrojevaod10do15senemogu pojaviti (tabela 2-2). Minimizacijom logikih funkcija Y0...Y9 definisanih na ovaj nain dolazi se do logike mree predstavljenoj na slici 2-7. A2A1A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7A0 A1 A2A0A1A2ENY0Y1Y2Y3Y4Y5Y6Y7DEK3/8A0A1A2ENY0Y1Y2Y3Y4Y5Y6Y7DEK3/8Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9Y10Y11Y12Y13Y14Y15A3 Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 26 -A3A2A1A0Y9Y8Y7Y6Y5Y4Y3Y2Y1Y0 00000000000001 00010000000010 00100000000100 00110000001000 01000000010000 01010000100000 01100001000000 01110010000000 10000100000000 10011000000000 Tabela 2-2: Kombinaciona tabela BCD dekodera. Slika 2-7: Logika mrea koja realizuje minimizirani BCD dekoder. 2.2.3.Realizacija logikih funkcija pomou dekodera Dekoderirealizujulogikeproizvodesvojihulaznihpromenljivihizatojemogue dodavanjem ILI kola na izlaz dekodera realizovati bilo koju logiku funkciju koja je data u obliku zbira logikih proizvoda. Npr. funkcija: C B A C AB C B A Y + + =je realizovana na nain prikazan na slici 2-8. Slika 2-8: Realizacija logike funkcije korienjem dekodera. A0A1A2Y0Y1Y2Y3Y4Y5Y6Y7DEK3/8ABCABCABCABCY Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 27 -2.3.Koder Digitalnaobradasevrinadkodiranimsignalima.Npr.kadasepritisnejedantasterna tastaturi raunara, nastaje niz logikih nula i jedinica (kod). Sutina kodiranja je dodeliti razliit kod svakoj ulaznoj vrednosti. 2.3.1.Potpuni koder Izlazni kod duine n bita potpunogkodera se formira na osnovu2n ulaza.U tabeli 2-3 je data kombinaciona tabela dekodera sa osam ulaza i tri izlaza (8/3). U tabeli su prikazani samo oni redoviodsvihmoguih28=256ukojimasamojednaulaznapromenljivaimavrednostlogike jedinice. Na slici su takoe dati izrazi za logike funkcije dobijeni logikom minimizacijom. Funk-cije dekodera se u ovom sluaju dobijaju u obliku istog zbira umesto sume proizvoda. Y0=A1+A3+A5+A7 Y1=A2+A3+A6+A7 Y2=A4+A5+A6+A7 Tabela 2-3: Kombinaciona tabela kodera 8/3 i odgovarajue izlazne logike funkcije. Logika ema koja se dobija na osnovu prethodnih jednaina za koder 8/3 je prikazana na slici2-9.Logikavrednostizlazajenetanaakonaulazimalogikemreeimavieodjedne jedinice. Zbog ovih kombinacija, koder se moe proiriti sa jednim logikim kolom koje upozorava na nedozvoljene kombinacije na ulazima. Slika 2-9: Logika mrea koja realizuje koder 8/3. 2.3.2.Nepotpuni koder Koderjenepotpunkadajebrojmoguihstanjanaulaznimlinijamakojasekodiraju pomounizlaznihlinijamanjiod2n.Tipianprimerzato jekodiranje cifaradecimalnogbrojnog sistemapomouetiriizlaznelinije(bit-a).NazivovogkoderajeDC-BCDkoder.Odgovarajue kombinacione tabele su prikazane u tabeli 2-4, gde su date i minimizovane logike funkcije. A7A6A5A4A3A2A1A0Y2Y1Y0 00000001000 00000010001 00000100010 00001000011 00010000100 00100000101 01000000110 10000000111 A0A1A2A3A4A5A6A7Y2 Y1 Y0 Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 28 - Y0=A1+A3+A5+A7+A9 Y1=A2+A3+A6+A7 Y2=A4+A5+A6+A7 Y3=A8+A9 Tabela 2-4: Kombinaciona tabela DC/BCD kodera i odgovarajue logike funkcije. LogikamreakojarealizujeDC-BCD koderjeprikazananaslici2-10.Neophodnoje naglasitidarealizacijafunkcijezatiteod istovremenepojavevielogikihjedinicanaulazu kodera je zadatak korisnika. Slika 2-10: Logika mrea koja realizuje DC-BCD koder. 2.3.3.Prioritetni koder Reenojedaonikoderikojisuprikazaniuprethodnimtakamageneriupogreankod odnosnoneupotrebljivkodnaizlazimaakosuvieodjednelogikejediniceprisutnenaulaznim linijama.Tipianprimerzaovojeobradaprekidakodmikrokontrolera.Viesignalamogu istovremenodaimajuvrednost logike jedinice jer jeprirodalogikih signala asinhrona(potiuiz spoljanjihkola).Utakvimsituacijamamikrokontrolerodluujekojizahtevzaprekideseprvi opsluiti. Ovakav zadatak se unutar mikrokontrolera reava pomou prioritetnog kodera. Ulaziprioritetnogkoderasurangiranipovanostima(prioritetima).Ako suprisutnevie jedinice na ulazima kodera onda se formira kod onog ulaza iji je prioritet najvei. Na slici 2-15 je data kombinaciona tabela prioritetnog kodera 8/3.Saxsmoobeleilionevrednostiulazakojeneutiuna funkcionisanje prioritetnog kodera. Potrebno je napomenuti da u tabeli nijeprikazansluajkadasusviulazinalogikojnuli.Akoje neophodnouzetiitajsluajuobzir,dodajesekolokojejeposebno projektovano za tu namenu. Tabela 2-5: Kombinaciona tabela prioritetnog kodera 8/3. AiY3Y2Y1Y0 00000 10001 20010 30011 40100 50101 60110 70111 81000 91001 UlazIzlaz (kod) 1xxxxxxx000 01xxxxxx001 001xxxxx010 0001xxxx011 00001xxx100 000001xx101 0000001x110 00000001111 A0A1A2A3A4A5A6A7Y2 Y1 Y0A8A9Y3 Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 29 -2.4.Pretvarai koda Kombinacione mree,kojepodatke iz jednogkodnogsistemapretvaraju udrugi,naziva-mopretvaraimakoda.Teoretskisesvakipretvarakodamoekonstruisatikaskadnomvezom jednogdekoderaijednogkodera.Meutim,estopostojivelikiprostoruminimizacijijednog takvog pretvaraa koda. 2.4.1.Pretvara prirodnog binarnog koda u Gray-ov kod Pretvaranje trobitnog prirodnog binarnog broja u Gray-ovkodsevriprematabeli2-6.Reenjekojesedobija kaskadnom vezom dekodera i kodera prikazano je na slici 2-11. Tabela 2-6: Uporedna tabela trobitnog prirodnog binarnog koda i trobitnog Gray-ovog kola. Slika 2-11: Pretvara koda realizovan kaskadnom vezom dekodera i kodera. Naosnovutabelemoguse napisatisledeejednaineza pojedinane bitove Gray-ovog koda: 0 1 2 0 1 2 0 1 2 0 1 2 2B B B B B B B B B B B B G + + + = 0 1 2 0 1 2 0 1 2 0 1 2 1B B B B B B B B B B B B G + + + = 0 1 2 0 1 2 0 1 2 0 1 2 0B B B B B B B B B B B B G + + + = Minimizacijom prethodnih logikih funkcija se dobijaju sledei, jednostavniji izrazi: 2 2B G = 1 2 1B B G = 0 1 0B B G = Pojednostavljenaema pretvaraakodajeprikazananaslici 2-12adokminimizovanalogika mreaprikazananaslici2-12b obavljainverznuoperacijuuodnosu na prethodnu mreu. Slika 2-17: Minimizovani pretvarai koda: (a) iz binarnog u Gray-ov kod i (b) iz Gray-ovog koda u binarni. Prirodnibinarni kod Gray-ov kod 000000 001001 010011 011010 100110 101111 110101 111100 A0A1A2Y0Y1Y2Y3Y4Y5Y6Y7G2 G1 G0B0B1B2DEKODER3/8 KODERB2B1B0G0G1G2 B2B1B0G0G1G2(a) (b) Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 30 -2.4.2.Pretvara BCD koda u 7-segmentni kod Najeekorienpretvarakodajedigitalnokolokojenaosnovubinarnokodiranih decimalnihcifarapokreesedmosegmentidisplej.Kaonazivzaovajpretvaraestoseu katalokim podacima (pogreno) navodi izraz dekoder. Segmenti LCD ili LED displeja koji slue za prikazivanje jedne decimalne cifre su postavljene u obliku osmice. Oznake segmenata su prikazane naslici2-13a.Slika2-13bprikazujekombinacijesegmenatakojitrebadaseaktivirajuza prikazivanje pojedinih cifara decimalnog brojnog sistema. Slika 2-13: (a) Oznake segmenata sedmosegmentog displeja, (b) kombina-cije segmenata za prikazivanje cifara decimalnog sistema. Tabela2-7prikazujekombinacionutabelukoja odgovara navedenom pretvarau koda. Tabela 2-7: Kombinaciona tabela pretvaraa koda iz BCD koda u 7-segmentni kod. Zasvakisegmentjepotrebnonapisatiodgovarajue jednaine i nakon minimizacije se dolazi do sledeih rezultata: C A AC D B a + + + =B A AB C b + + =C B A c + + =C B C A C B A B A D d + + + + =C A B A e + =C B C A B A D f + + + =C B C B B A D g + + + = DobijenelogikefunkcijesesintetizujudvostepenimI-ILIlogikimmreamakojase zatimintegriuujednoMSIkolo.Ovakolaobinosadrejoijedanupravljakiulaz,pomou kojegsemogusvisegmentiistovremenoiskljuiti.Koristodupravljakogulazajevelikaakoje potrebno istovremeno prikazati vie cifara. Ako se na ulaz reenja koje je prikazano gore dovodi nepostojei kod, prikaz na displeju e biti besmislen. Malim promenama je mogue reiti da displej prikazuje simbole sa slike 2-14 za kodne rei heksadecimalnog brojnog sistema od 10 do 15. Slika 2-14: Nain prikazivanja cifara heksadecimalnog brojnog sistema vee od devet pomou sedmosegmentnog displeja. 2.5.Multipleksor Multipleksor se moe prikazati kao viepoloajni prekida (slika 2-15). Prosleuje signale (D0...Dn-1) sa svojih ulaza na izlaz. Selekcioni ulazi multipleksora (S0...Sm-1) odreuju ulazni signal koji e se u datom momentu proslediti na izlaz. CifraD C B Aa b c d e f g00 0 0 01 1 1 1 1 1 010 0 0 1 0 1 1 0 0 0 020 0 1 01 1 0 1 1 0 1 30 0 1 1 1 1 1 1 0 0 1 40 1 0 00 1 1 0 0 1 1 50 1 0 1 1 0 1 1 0 1 1 60 1 1 0 1 0 1 1 1 1 1 70 1 1 1 1 1 1 0 0 0 0 81 0 0 01 1 1 1 1 1 1 91 0 0 1 1 1 1 1 0 1 1 Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 31 - Slika 2-15: (a) Unutranja struktura multipleksora i (b) njegova ematska oznaka. 2.5.1.Konstruisanje digitalnih multipleksora ProizvoaiobinoujednoMSIkolointegriumultipleksorsa2,4,8ili16ulaza,pri emujebrojselekcionihulazaredom1,2,3i4.Izlaznafunkcijamultipleksorasaosamulazaza podatke (D0...D7) i tri selekciona ulaza (S0...S2) je: 0 1 2 7 01 210 1 20.... S S S D S S S D S S S D Y + + + = . Realizacija kola se vri korienjem osam komada troulaznih I kola i jednog osmoulaznog ILI kola. Logika mrea prikazana na slici 2-16 realizuje dati multipleksor, sa time da je izveden i ulazzadozvolurada(E)pomoukojegje moguestanjeizlazaprevestiulogikunulunezavisno odulazazapodatkeiselekcionihulaza.Ulazzadozvolusemoekoristitiizaproirivanje multipleksora. Ovo je znaajno kada je potreban multipleksor sa vie ulaza za podatke od onoga to je na raspolaganju u integrisanoj formi (obino se proizvode do 16 ulaza). Slika 2-16: Logika mrea koja realizuje multipleksor sa osam ulaza za podatke. 2.5.2.Proirivanje multipleksora Nain proirivanja multipleksora je prikazan na slici 2-17. Podaci se vode na ulaze odgo-varajueg manjeg multipleksora. Na selekcione ulaze ovih multipleksora se vode isti signali. Izlazni podacimultipleksoraizprvogstepenasevodenasledeimultipleksorkojiodluujeotomekoji podaci se dalje prosleuju sa prethodnog stepena. Proirivanje se moe izvesti u vie stepena. D0D1D2Dn-1YSELD0D1Dn-1S0 S1 Sm-1Y(a) (b)MUXS2S1S0D0 D1 D2 D3 D4 D5 D6 D7YE Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 32 - Slika 2-17: Principijelna ema za proirivanje multipleksora. 2.5.3.Realizacija logikih funkcija pomou multipleksora Poredosnovnefunkcije(biranjepodataka),multipleksorisemoguefikasnoprimenitiiu realizacijilogikihfunkcija.Uslovzarealizacijujedafunkcijabudeizraenauoblikusume proizvoda i da proizvodi sadre sve ulazne promenljive. Za realizaciju sledee funkcije: A CB B C A B C Y + + = neophodno je ovaj izraz prevesti u normalnu formu: A CB A B C A B C A B C Y + + + = Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 33 -RealizacijapodrazumevapovezivanjepromenljivihA,Bi C na selekcione ulaze i dovoenje odgovarajuih naponskih nivoa na ulazezapodatke.Naponskinivoiseodreujunaosnovu normalizovanefunkcije.Svakomproizvodudatefunkcijeodgovara tanojedanulazzapodatkekojisepovezujenalogikujedinicua oniulazikojinisupokrivenilogikimproizvodimaudatojfunkciji se veu na logiku nulu (slika 2-18). Slika 2-18: Realizacija logike funkcije od tri promenljive multipleksorom sa osam ulaza za podatke. Postojiiefikasnijinainkorienjamultipleksoraurealizacijilogikihfunkcijaodonog kojijedatuprethodnomprimeru.Takonpr.pomoumultipleksorasaosamulazazapodatke mogue je realizovati logike funkcije od etiri promenljive odnosno korienjem multipleksora sa etiri ulaza za podatke mogue je realizovati logike funkcije od tri promenljive (slika 2-19). Slika 2-19: Realizacija logike funkcije od tri promenljive multipleksorom 4/1. PromenljiveBiCsunauobiajeninainvezaninaselekcioneulaze.Zatimna pojedinane ulaze za podatke se vezuju logike nule ili jedinice ako je vrednost funkcije nezavisna od promenljive A a za date vrednosti promenljivih B i C ima vrednost nulu odnosno jedinicu. Ako vrednostfunkcijezavisiodpromenljiveAondasenaodgovarajuiulazpodatkadirektnodovodi promenljiva A ili njegova invertovana vrednost, tako da se na izlazu multipleksora dobija ispravna vrednost funkcije. 2.6.Demultipleksor Uloga demultipleksora je suprotna od multipleksora: informacija se sa jedne linije podatka prosleujenajedanodvieizlaznihlinijapodataka.Principfunkcionisanjasemoeprikazati pomoujednogviepoloajnogprekidaa(slika2-20a).Biranjeizlaznelinijepodatkasevri odgovarajuim kodom na selekcionim ulazima (slika 2-20b, ulazi S0...Sm-1). Slika 2-20: (a) Funkcija demultipleksora prikazana viepoloajnim prekidaem i (b) njegova ematska oznaka. Demultipleksorsemoezamenitidekoderimaakosenaulazzadozvolukoddekodera dovodeulaznipodaci.Ulazidekoderasekoristekaoselekcioniulazi.Vrednostizlazakojise adresira selekcionim ulazima je logika jedinica ako je rad kola omoguen signalom dozvole. Ako je vrednost ulaznog signala nula, onda je i vrednost izlaza nula jer je rad kola onemoguen. Na ovaj nain, u oba sluaja se dobija ispravna vrednost na izlaznim kanalima. Proizvoai obino nude iste komponente pod nazivima dekoder i demultipleksor. D0D1D2D3D4D5D6D7S0S1S2ABCY"1"MUX8/1D0D1D2D3S0S1Y"1"ABCMUX4/1XSEL(a)Y0Y1Y2Yn-1Y0Y1Yn-1S0 S1 Sm-1X(b)DMX1/n Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 34 -2.6.1.Prenos vie podataka preko zajednikog kanala Povezivanjem multipleksora idemultipleksora je mogue preneti digitalne podatke preko smanjenogbrojaprovodnika.Akojebrojulaznihlinijan=2m,moguejerealizovatiprenos podataka preko m+1 linije. Odgovarajua logika ema je prikazana na slici 2-21. Selekcioni ulazi su na isti nain povezani kod oba kola i zato je redosled ulaznih i izlaznih linija identian. Slika 2-21: Prenos podataka preko smanjenog broja linija korienjem multipleksora i demultipleksora. Nedostatakovemetodejedaprenospodatakasapojedinihulaznihkanalanapojedine izlazne kanale se ne deava istovremeno nego jedno za drugim. Ovaj princip se naziva vremenskim multipleksom. Kapacitet zajednikog kanala se deli meu pojedinim podacima i zbog toga dolazi do znaajnih smanjenja u brzini prenosa. 2.6.2.Analogni multipleksor/demultipleksor Digitalnimultipleksoriidemultipleksorisupogodnisamozaprenoslogikihnivoaza razlikuodviepoloajnihprekidaaprikazanihnaslikama2-15i2-20kojisuustanjudaprenose digitalneianalognesignaleuobasmera.Multipleksiranje/demultipleksiranjeanalognihsignalaje potrebno npr. kod viekanalnih mernih ureaja. U integrisanoj tehnici je takoe mogue realizovati multipleksore/demultipleksore za ana-lognesignale.Analogniprekidainiosnovuovihkola,kojipoduticajemupravljakogsignala otvarailizatvarapoluprovodnikikanal.AnalogniprekidaseformiraparalelnomvezomNiP kanalnogmosfeta(slika2-22),alipostojeidrugareenja.Sutinajetadaotpornostkanalau ukljuenom stanju treba da bude mala a u iskljuenom stanju velika. Slika 2-22: (a) Konstrukcija analognog prekidaa pomou N kanalnog i P kanalnog mosfeta i (b) ematska oznaka analognog prekidaa. Analognimultipleksor/demultipleksor(slika2-23)sedobijaprimenompotrebnogbroja analognihprekidaakojimaseupravljapomoudekodera.Najednustranuprekidaasedovode odgovarajui analogni signali dok se drugi kraj svih prekidaa vee u jednu taku koja predstavlja izlaz.Ulogadekoderajedaobezbeditakvoupravljanjeanalognimprekidaimadanabilokoju kombinaciju upravljakih signala uvek samo jedan prekida bude u provodnom stanju. Isto kolo se Y0Y1Yn-1S0 S1 Sm-1XDMX1/nD0D1Dn-1S0 S1 Sm-1YMUXn/1VDDVSSX XUL./IZL. UL./IZL.(a) (b)UL./IZL. UL./IZL.X Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 35 -moekoristitiikaodemultipleksor,jeranalogniprekidaiprovodesignaleuobasmerakadasu ukljueni i neprovodni su u oba smera kada su iskljueni. Slika 2-23: Realizacija analognog multipleksora/demultipleksora primenom analognih prekidaa i dekodera. A0A1A2Y0Y1Y2DEKm/2Yn-1 Am-1mW0 W1 Wn-1S Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 36 -3.Sekvencijalne mree Sekvencijalnemreesudigitalnakolakojaposedujuosobinupamenja(memorisanja). Digitalnokolopamtiodreeneinformacijeostanjusamogkolauprolostiioupravljakim signalimadovedenimuprosloti.Izlaznisignalisekvencijalnemreeseformirajunaosnovu zapameneinformacijeinovihvrednostilogikihnivoanaulazima.Sekvencijalnemreese redovno nazivaju i logikim automatima jer se esto primenjuju u oblasti automatskog upravljanja. Kapacitetsekvencijalnihmreazapamenjejenajeemaliiobinojereosvega nekoliko bita. Kod n-bitnih sekvencijalnih mrea postoje 2n razliitih stanja. Zbog konanog broja stanja,sekvencijalnemreesejonazivajuiautomatimasakonanimbrojemstanja(engl.finite-state machine) . Pored memorije, sekvencijalne mree sadre i kombinacione elemente (mree). Na osnovu unutranjestrukturerazlikujemodvevrstelogikihautomata.Naslici3-1jeprikazanablokema Mealy-jevogautomata.Kolo,poredmemorije,sadriidvekombinacionemree:jednunaulazu, drugunaizlazu.Ulaznakombinacionamreaodreujenovostanjeautomatanaosnovutrenutne vrednostilogikihnivoanaulazimainaosnovutrenutnogstanjaautomata.Istovremeno,izlazna kombinacionamreadefinieizlaznedigitalnesignalenaosnovutrenutnevrednostisignalana ulazima i trenutnog stanja automata. Slika 3-1: Blok ema sekvencijalne mree Mealy-jevog tipa . Naslici3-2jeprikazanMoore-ovautomatkojijejednostavnijekonstrukcije.Kodovog tipasevrednostiizlazaformirajusamonaosnovutrenutnogstanjaautomata.Pojednostavljeni sluajMoore-ovogautomatasedobijakadaseizostavljaizlaznakombinacionamreaaizlazi memorije (svi ili neki) su ujedno i izlazi automata. Slika 3-2: Blok ema sekvencijalne mree Moore-ovog tipa. Kod projektovanja sekvencijalnih mrea ni Mealy-jev ni Moore-ov tip automata ne uiva apsolutnu prednost. Prvi tip je obino bri a drugi je jednostavniji. Kodveinesekvencijalnihmreatrenutakpromenestanjasesinhronizujetaktsignalom (engl.:clock).Taktsignalseobinosastojiodperiodinepovorkepravougaonihimpulsa,mada periodinost nije neophodan uslov. Takt signal se koristi samo za sinhronizaciju rada memorije, dokkombinacionemreefunkcioniubezsinhronizacionihsignala.Moguejekonstruisatiiasinhrone sekvencijalnemree.Preglednostfunkcionisanjatakvihmreajeznaajnosmanjenauodnosuna sinhrone mree i zato njihovo projektovanje zahteva mnogo vie panje. U ovoj glavi prvo e se razmotriti memorijski elementi nakon ega slede naini opisivanja ikonstruisanjasekvencijalnihmrea.Nakrajuoveglavesedajepregledestokorienih sekvencijalnih mrea dostupnih u obliku integrisanih kola SSI odnosno MSI klase. ULAZNATAKTIZLAZIULAZIKOMBINACIONAMREZAMEMORIJA(REGISTARSTANJA)IZLAZNAKOMBINACIONAMREZAULAZNAKOMBINACIONAMREZAMEMORIJA(REGISTARSTANJA)IZLAZNAKOMBINACIONAMREZATAKTIZLAZIULAZI Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 37 -Pojmovi i metode koje se ovde uvode (osim klasinog naina projektovanja primenom SSI i MSI integrisanih kola) se primenjuju i kod projektovanja primenom programabilnih logikih kola. 3.1.Elementarne memorije Memorijusekvencijalnihmreasainjavajulatch-eviiflip-flop-ovi.Ovakolasuustanju dapamteinformacijuveliinejednogbitaisamiposebipredstavljajusekvencijalnumreu. Informacija se pamti korienjem povratne sprege. Upisana informacija se pamti sve dok je napon napajanjaprisutan.Kodpojedinihmemorijskih elemenataseprimenjujeokidanjenanivodokkod drugih ivino okidanje. 3.1.1.Latch kola Jednobitnamemorijskakolakojaseokidajunanivosenazivajulatchkolima.Dva osnovnakolakojamogudaobavljajuovufunkcijusedobijajuukrtenimpovezivanjemlogikih kola i nazivamo ih SR latch kolima (slika 3-3). Naslici3-3ajeprikazanaemaSRlatchkolakonstruisanaNILIkolima.Koloposeduje dvastabilnastanjazahvljajujuiukrtenompovezivanju:prvisluajodgovarasetovanomstanju kadasuvrednostiizlazaQ=1,0 = Q ,dokzaobrnutevrednostiizlazasekaedajekolou resetovanomstanju.SlinajesituacijakodSRlatchkolaizgraenihodNIkola(slika3-3b). PonaanjekolauzavisnostiodvrednostiS(set)iR(reset)ulazajeprikazanoutabelamaispod odgovarajuih ema. Slika 3-3: SR latch kolo sa ukrtenim povezivanjem logikih kola: (a) NILI kolima, (b) NI kolima. SRlatchkolokonstruisanoNILIkolimasesetujelogikomjedinicomdovedenomnaS ulaz i resetuje se logikom jedinicom na R ulazu. Za vreme setovanja ili resetovanja drugi ulaz koji se ne koristi mora da bude na logikoj nuli. Kada se ne koriste ove operacije, potrebno je oba ulaza drati na logikoj nuli i tada se vrednosti izlaza ne menjaju. Sluajkadasenaobaulazadovodelogikejedinice,nazivasenedozvoljenomkombi-nacijom. Tada privremeno oba izlaza postaju logike nule ali je neizvesno koji e izlaz ostati na nuli posle povratka ulaznih vrednosti na nule. Ukoliko se vrednosti ulaza u razliitim trenucima vraaju na nule tada e onaj ulaz odrediti stanje izlaza koji se zadnji vratio na nulu. Sa druge strane, ako se vrednostiulazamenjajuistovremeno,ondakanjenjalogikihkapijaodluujuostanjuizlaza. UpravljanjeSRlatchkolimakonstruisanihodNIkolasevripomouniskihlogikih nivoa.Uovomsluajuenulekojeseistovremenopojavljujunaulazima,prouzrokovati neizvesnost u funkcionisanju i zato je neophodno ove situacije izbegavati kod NI kola. PromenestanjaSRlatchkolasepopotrebimogusinhronizovatipomoujednog upravljakog signala (Enable) na nain kako je prikazano na slici 3-4. Sve dok je upravljaki signal (signal dozvole) na logikoj nuli, izlazi ulaznih NI kola su na logikim jedinicama i vrednosti koji suupisaneulatchkolosenemogumenjati.UtrenutkupromenesignalaEnablenavisokilogiki (a) (b)SRQQQQRSS R0 00 10 11 1Qn+1 Qn+1Qn Qn0 11 00 0S R0 00 10 11 1Qn+1 Qn+1Qn Qn1 00 11 1ZABRANJENOZABRANJENO Digitalno projektovanje primenom SSI i MSI funkcionalnih jedinica - 38 -nivo, ulazna NI kola postaju aktivna i proputaju ulazne S i R signale koji prouzrokuju odgovarajuu promenu stanja. Slika 3-4: SR latch kolo sinhronizovan signalom dozvole (Enable). DokjesignalEnablenavisokomlogikomnivousvakapromenavrednostiulazaSiR utie na stanje latch kola. Ova vrsta sinhronizacije se naziva okidanjem na naponski nivo. Kolo koje se dobija na ovaj nain se naziva transparentno latch kolo jer je providno za set i reset signale sve dok je upravljaki signal aktivan.Nedozvoljenekombinacijeulaznihsignalajemogueizbeidodavanjeminvertora prethodnom kolu (slika 3-5a). Uloga invertora je da zatiti kolo od zabranjene kombinacije (kada su istovremenoprisutnisetiresetsignalinaulazima).OvokolosenazivaDlatchkolojerposeduje samo jedan ulaz za podatak (Data).Uobiajena ematska oznaka D latch-a je data na slici 3-5b, a princip rada se moe shvatiti na osnovu dijagrama na slici 3-5c. Osobina transparencije je prisutna i kodovogkola.UlazDatanemauticajanaizlazkada jesignaldozvoleodsutan,dokusuprotnom sluajusignalsaulaza(samalimkanjenjem)prelazinai

Documents

Digitalna elektronika