Upload
rasio-ganang-atmaja
View
231
Download
0
Embed Size (px)
Citation preview
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 1/40
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 2/40
BUKU PANDUAN PRAKTIKUM
SISTEM DIGITAL
Tim Penyusun :
Laboratorium Sistem Komputer dan Robotika
LABORATORIUM SISTEM KOMPUTER DAN ROBOTIKA
PROGRAM TEKNOLOGI INFORMASI DAN ILMU KOMPUTER
UNIVERSITAS BRAWIJAYA
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 3/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
1
BAB I
ALJABAR BOOLEAN DAN IMPLEMENTASI GERBANG
PENGENALAN GERBANG LOGIKA DASAR
TUJUAN:
Setelah menyelesaikan percobaan ini mahasiswa diharapkan mampu
Memahami cara kerja gerbang logika dasar AND, OR, NOT, NAND, NOR, Ex-OR.
Memahami cara kerja gerbang AND dan OR lebih dari 2 input.
PERALATAN:Simulator Electronics Workbrench Multisim 8
TEORI :
Elemen Logika Dasar dan Tabel Kebenaran
Gerbang AND
Rangkaian AND dinyatakan sebagai Y=A*B, dan output rangkaian Y menjadi “1” hanya ketika kedua
input A dan B bernilai “1”, dan output Y menjadi “1” pada nilai A dan B yang lain.
Gambar 1-1 S imbol gerbang AND
Gerbang OR
Rangkaian OR dinyatakan dalam Y = A + B, dan output rangkaian Y menjadi “0” hanya ketika kedua
input A dan B bernilai “0”, dan Y menjadi “1” pada nilai A dan B yang lain.
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 4/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
2
Gambar 1-2 Simbol Gerbang OR
Gerbang NOT
Rangkaian NOT juga dikenal sebagai inverter dan dinyatakan sebagai Y = A’. Nilai output Y
merupakan negasi dari nilai input A. Jika input A bernilai “1’, maka nilai output Y menjadi “0”
demikian sebaliknya.
Gambar 1-3 Simbol Gerbang NOT
Gerbang NAND
Rangkaian NAND dinyatakan sebagai Y = A. B , dan output Y bernilai “0” ketika kedua input A
dan B bernilai “1”, dan “0” untuk nilai yang lain.
Gambar 1-4 Simbol Gerbang NAND
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 5/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
3
Gerbang NOR
Rangkaian NOR dinyatakan sebagai Y = ( A + B), dan output Y bernilai “1” ketika kedua input A
dan B bernilai “0”, dan output Y menjadi “0” untuk nilai -nilai input yang lain.
Gambar 1-5 Simbol Gerbang NOR
Gerbang EXCLUSIVE-OR
Exclusive-OR dinyatakan dalam Y = A. B + A. B atau disederhanakan menjadi Y = A B .
Output menjadi “0” ketika input A dan B pada level yang sama, dan output Y menjadi bernilai
“1” ketika kedua input mempunyai level yang berbeda.
Gambar 1-6 Simbol Gerbang Ex-OR
TUGAS:
Lengkapilah Tabel berikut:INPUT AND OR NOT NAND NOR XOR
A B A.B A+B A B A.B A+B A B
0 0
0 1
1 0
1 1
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 6/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
4
PENYEDERHANAAN RANGKAIAN LOGIKA (MENGGUNAKAN ATURAN
BOOLEAN)
TUJUAN:
Setelah menyelesaikan percobaan ini mahasiswa diharapkan mampu
Membuat sebuah rangkaian logika sederhana melalui persamaan Boolean dan Tabel
Kebenaran yang diketahui.
Mendisain rangkaian logika sederhana
TEORI:
Aljabar Boolean memuat aturan-aturan umum (postulat) yang menyatakan hubungan antara
input-input suatu rangkaian logika dengan output-outputnya. Aturan-aturan itu dinyatakan dalam
sebuah persamaan Boolean, seperti pada tabel:
Tabel 1-1 Aturan-aturan Boolean
Dengan aturan-aturan di atas, sebuah persamaan logika yang rumit bisa disederhanakan dannilai logika yang didapatkan tidak berubah.
Sebagai contoh : Sederhanakan persamaan logika berikut ini dan gambarkan rangkaian hasil penyederhanaannya :
= ( + ) +
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 7/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
5
Jawab :
Dengan aturan De Morgan, ubahlah persamaan-persamaan di bawah garis bar :
= ( + ) +
= ( + ) +
= + + +
= + ( + ) +
Jabarkan dan sederhanakan persamaan dengan aturan Distributif
= + + +
= (1 + ) + ( + )
Gunakan aturan-aturan komplemen untuk menghasilkan persamaan yang paling sederhana
sebagai berikut:
= +
Gambar 1-7 Rangkaian Hasil Penyederhanaan
TUGAS:Lengkapilah tabel dibawah ini!
INPUT OUTPUT
A B C = ( + ) + = +
0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 8/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
6
RANGKAIAN SOP DAN POS
TUJUAN:Setelah menyelesaikan percobaan ini mahasiswa diharapkan mampu
Membuat rangkaian logika Sum Of Product dan Product of Sum yang berasal
dari gerbang-gerbang kombinasional.
Memahami cara kerja rangkaian SOP dan POS
TEORI:
Persamaan Boolean dapat disederhanakan melalui dua bentuk ekspresi berikut ini ;
1. Product-of-Sum (POS)
2. Sum-of-Product (SOP)
Ekspresi POS dibentuk dari dua atau lebih fungsi OR yang di AND kan di
dalam tanda kurung, dan di dalam tanda kurung tersebut bisa terdiri dari dua atau
lebih variable. Contoh ekspresi POS adalah sebagai berikut :
Ekspresi SOP dibentuk dari dua atau lebih fungsi AND yang di OR kan di
dalam tanda kurung, dan di dalam tanda kurung tersebut bias terdiri dari dua atau
lebih variable. Contoh ekspresi SOP adalah sebagai berikut :
Ekspresi SOP lebih banyak digunakan daripada ekspresi POS karena sesuai
dengan implementasi pada Tabel Kebenaran. Rangkaian SOP dapat dibentuk dari
kombinasi gerbang AND-OR-NOT.
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 9/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
7
Perhatikan persamaan berikut :
Dengan menggunakan aturan de Morgan didapatkan :
Gunakan lagi aturan Boolean, didapatkan :
Persamaan di atas berbentuk ekspresi POS. Dengan menggunakan aturan Distributive
akan dihasilkan ekspresi yang mempunyai format SOP :
Rangkaian logika yang merepresentasikan persamaan diatas adalah sebagai berikut :
Gambar 1-8 Rangkaian
Setelah menjadi ekspresi POS maka rangkaiannya menjadi
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 10/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
8
Gambar 1-9 Rangkaian POS
Apabila dijadikan ekspresi SOP maka rangkaiannya menjadi
Gambar 1-10 Rangkaian SOP
PENYEDERHANAAN RANGKAIAN LOGIKA (MENGGUNAKAN K-MAP)
TUJUAN: Setelah menyelesaikan percobaan ini mahasiswa diharapkan mampu
Membuat sebuah rangkaian logika sederhana melalui persamaan Boolean dan
Tabel Kebenaran yang diketahui.
Menggunakan K-map untuk memecahkan persoalan disain rangkaian logika
sederhana
TEORI:
Karnaugh Map (disingkat K-map) adalah sebuah peralatan grafis yang
digunakan untuk menyederhanakan persamaan logika atau mengkonversikan sebuah
tabel kebenaran menjadi sebuah rangkaian Logika. Blok diagram sebuah K-map
seperti gambar di bawah ini. AB dan C adalah variabel input, output-output berupa
minterm-minterm bernilai 1 diisikan pada sel K-map. Jumlah sel K-map adalah 2
jumlah variabel input.
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 11/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
9
Gambar 1-11 Model K-Map 3 Variabel
Langkah-langkah dalam menggunakan K-map adalah sebagai berikut :
1. Konversikan persamaan Boolean yang diketahui ke dalam bentuk persamaan SOP-nya
(Sum of Product). Gunakan Tabel Kebenaran sebagai alat bantu.2. Gambarlah K-map, dengan jumlah sel = 2 jumlah variabel input.
3. Isi sel K-map sesuai dengan minterm pada Tabel Kebenaran.
4. Cover minterm-minterm bernilai 1 yang berdekatan, dengan aturan :
a. hanya minterm berdekatan secara vertikal atau horizontal yang boleh di-cover.
b. Jumlah minterm berdekatan yang boleh di-cover adalah : 2. 4, 8, 16, 32
5. Buat persamaan SOP baru sesuai dengan hasil peng-cover-an minterm.
Dari persamaan SOP yang didapatkan, bisa digambarkan rangkaian hasil penyederhanaannya.
Contoh :
Dari persamaan berikut ini, buatlah rangkaian penyederhanaannya.
Persamaan di atas dipetakan ke dalam K-Map menjadi
Gambar 1-12 Hasil pemetaan persamaan
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 12/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
10
Setelah dilakukan peng-cover-an minterm-minterm yang berdekatan :
Gambar 1-13 Setelah dilakukan pengcoveran minterm
Dari hasil peng-cover-an didapatkan persamaan SOP :
Rangkaian penyederhanaannya adalah seperti pada gambar 1-14
Gambar 1-14 Rangkaian penyederhanaan
TUGAS:Lengkapilah tabel di bawah ini!
INPUT OUTPUT
A B C
0 0 00 0 10 1 0
0 1 11 0 01 0 11 1 01 1 1
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 13/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
11
BAB II
RANGKAIAN KOMBINASIONAL
A. ENCODER
TUJUAN :Setelah menyelesaikan percobaan ini mahasiswa diharapkan mampu :
Memahami prinsip kerja dari rangkaian Encoder
PERALATAN :
Simulator Electronics Workbench Multisim 8
TEORI :Sebuah rangkaian Encoder menterjemahkan keaktifan salah satu inputnya menjadi
urutan bit-bit biner. Encoder terdiri dari beberapa input line, hanya salah satu dari input-input
tersebut diaktifkan pada waktu tertentu, yang selanjutnya akan menghasilkan kode output N-
bit. Gambar 12-1 menunjukkan blok diagram dari sebuah encoder.
Gambar 2-1. Blok diagram Encoder
Tabel Kebenaran dari Rangkaian Encoder 4x2 ditunjukkan pada Tabel 2-1
Tabel 2-1. Tabel Kebenaran Encoder 4x2Input Output
I0 I 1 I 2 I 3 A B1 0 0 00 1 0 00 0 1 00 0 0 1
Hanya salah satu bernilai HIGH pada waktu tertentu
Kode outputN-bit
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 14/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
12
Berdasarkan output dari Tabel Kebenaran di atas, dibuat rangkaian encoder yang
merupakan aplikasi dari gerbang OR, seperti ditunjukkan pada gambar 2-2.
Gambar 2-2. Rangkaian Encoder 4x2
B. DECODER
TUJUAN :
Setelah menyelesaikan percobaan ini mahasiswa diharapkan mampu :
Memahami prinsip kerja dari rangkaian De coder
PERALATAN :
Simulator Electronics Workbench Multisim 8
TEORI :
DECODER
Sebuah Decoder adalah rangkaian logika yang menerima input-input biner dan
mengaktifkan salah satu output-nya sesuai dengan urutan biner input-nya. Blok Diagram dari
rangkaian Decoder diberikan pada gambar 2-3.
4InputLine { }Output
Kode 2 bit
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 15/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
13
Gambar 2-3. Blok diagram Decoder
Beberapa rangkaian Decoder yang sering dijumpai adalah decoder 3x8 ( 3 bit input dan
8 output line), decoder 4x16, decoder BCD to Decimal (4 bit input dan 10 output line), decoder
BCD to 7 segment (4 bit input dan 8 output line). Khusus untuk BCD to 7 segment mempunyai
prinsip kerja yang berbeda dengan decoder-decoder yang lain, di mana kombinasi dari setiap
inputnya dapat mengaktifkan beberapa output line-nya (bukan salah satu line). Tabel
Kebenaran sebuah Decoder 2 x 4 ditunjukkan pada Tabel 2-2
Tabel 2-2. Tabel Kebenaran decoder 2x4
Input OutputA B O 0 O 1 O 2 O 3 0 00 11 01 1
Berdasarkan output dari Tabel Kebenaran di atas, dibuat rangkaian decoder yang
merupakan aplikasi dari gerbang AND, seperti ditunjukkan pada gambar 2-4.
Hanya ada 1 bernilai HIGHuntuk setiap kode input
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 16/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
14
Gambar 2-4. Rangkaian Decoder 2x4
Salah satu jenis IC Decoder adalah 74138. IC ini mempunyai 3 input biner dan 8 output,
dimana nilai output adalah ‘1’ untuk salah satu dari ke 8 jenis kombinasi inputnya. IC Decoder
3x8 ditunjukkan pada gambar 2-5.
Gambar 2-5. IC Decoder 3x8 (74138)
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 17/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
15
C. MULTIPLEXER
TUJUAN :
Setelah menyelesaikan percobaan ini mahasiswa diharapkan mampu : Memahami prinsip kerja dari rangkaian Multiplexer
Memahami prinsip kerja dari rangkaian Demultiplexer
PERALATAN :
Simulator Electronics Workbench Multisim 8
TEORI :1. MULTIPLEXER
Sebuah Multiplexer adalah rangkaian logika yang menerima beberapa input data digital
dan menyeleksi salah satu dari input tersebut pada saat tertentu, untuk dikeluarkan pada sisi
output. Seleksi data-data input dilakukan oleh selector line , yang juga merupakan input dari
multiplexer tersebut. Blok diagram sebuah multiplexer ditunjukkan pada gambar 2-6.
Gambar 2-6. Blok Diagram Multiplexer
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 18/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
16
Tabel kebenaran sebuah multiplekser ditunjukkan pada Tabel 2-3.
Tabel 2-3. Table Kebenaran Multiplekser dengan 2 select line
INPUT OUTPUT
S0 S1 D0 D1 D2 D3 X Ket0 0 0 x x X
D00 0 1 x x X
0 1 x 0 x XD1
0 1 x 1 x X
1 0 x x 0 XD2
1 0 x x 1 X
1 1 x x x 0D3
1 1 x x x 1
Rangkaian Multiplekser ditunjukkan pada gambar 2-7.
Gambar 2-7. Rangkaian Multiplexer 4x1
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 19/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
17
2. DEMULTIPLEXER
Sebuah Demultiplexer adalah rangkaian logika yang menerima satu input data dan
mendistribusikan input tersebut ke beberapa output yang tersedia.
Seleksi data-data input dilakukan oleh selector line , yang juga merupakan input dari
demultiplexer tersebut. Blok diagram sebuah demultiplexer ditunjukkan pada gambar 2-8.
Gambar 2-8. Blok Diagram Demultiplexer
Tabel Kebenaran sebuah Demultiplekser ditunjukkan pada Tabel 2-4.
Tabel 2-4. Tabel Kebenaran Demultiplekser dengan 2 select line
INPUT OUTPUT
S0 S1 Inp O 0 O1 O2 O3
0 0 0
0 0 1
0 1 0
0 1 1
1 0 0
1 0 1
1 1 0
1 1 1
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 20/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
18
Rangkaian Demultiplexer ditunjukkan pada gambar 2-9.
Gambar 2-9. Rangkaian Demultiplexer 1x4
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 21/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 19
BAB III
FLIP-FLOP
TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu :
Membedakan rangkaian sekuensial dan kombinasional.
Membedakan sifat dasar SR-FF dengan dan tanpa clock.
Menggunakan input-input Asinkron pada JK-FF.
Membuat D-FF dan T-FF dari JK-FF dan SR-FF.
Mendisain beberapa macam rangkaian sekuensial menggunakan ke-4 jenis Flip-
flop.
PERALATAN :
Simulator Electronics Workbrench Multisim 8
TEORI :
Dasar Teori
Berdasarkan kemampuannya menyimpan data, rangkaian digital dibedakan menjadidua macam, rangkaian kombinasional dan rangkaian sekuensial. Pada rangkaian
kombinasonal, data dimasukkan pada waktu ti, akan dikeluarkan pada waktu ti juga. Pada
rangkaian kombinasional, hanya ada dua keadaan, yaitu Present Input , yaitu data input yang
diberikan pada saat itu dan Present Output , yaitu data yang dikeluarkan pada saat itu juga.
Pada rangkaian sekuensial, ada siklus umpan balik, dimana output yang dihasilkan
pada waktu ti diumpan balikkan sehingga menjadi input internal saat itu juga, bersama-sama
dengan input dari luar. Hasil dari proses logika akan dikeluarkan sebagai output yang akan
datang. Karena adanya siklus umpan balik, maka terjadi penundaan waktu keluar dari data.
Adanya penundaan waktu keluar tersebut dimanfaatkan oleh disainer untuk menjadikan
rangkaian sekuensial sebagai rangkaian pengingat atau penyimpan data. Pada rangkaian
sekuensial ada tiga keadaan Present Input, Present Output dan Next Output.
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 22/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 20
Pada percobaan sebelumnya telah dibahas rangkaian-rangkaian logika kombinasinal
yaitu Dekoder, Enkoder, Multiplekser dan Demultiplekser. Pada rangkaian tersebut terlihat
bahwa kondisi keluaran hanya dipengaruhi oleh kondisi masukan pada saat itu. Sedangkan
yang termasuk rangkaian-rangkaian sekuensial yaitu flip-flop, counter, dan register.Flip-flop merupakan suatu rangkaian sekuensial yang dapat menyimpan data
sementara (latch) dimana bagian outputnya akan me-respons input dengan cara mengunci
nilai input yang diberikan atau mengingat input tersebut. Flip-flop mempunyai dua kondisi
output yang stabil dan saling berlawanan. Perubahan dari setiap keadaan output dapat terjadi
jika diberikan trigger pada flip-flop tersebut. Triger – nya berupa sinyal l ogika “1” dan “0”
yang kontinyu, yaitu yang disebut dengan sinyal clock .
Pada flip-flop dan rangkaian sekuensial lainnya, sinyal clock dapat dimanfaatkan
pada dua keadaan tepi sinyal ( signal edge ), yaitu positive edge dan negative edge .
Rangkaian yang positive edge akan aktif ketika terjadi perubahan atau transisi clock dari “0”
ke “1”, sedangkan rangkaian yang negative edge akan aktif ketika transisi clock “1” ke “0”.
Gambar 3-1. Perbedaan (i) positive edge dan (ii) negative edge
Ada 4 tipe Flip-flop yang dikenal, yaitu SR, JK, D dan T Flip-flop. Dua tipe pertama
merupakan tipe dasar dari Flip-flop, sedangkan D dan T merupakan turunan dari SR dan JK
Flip-flop.
A. SR-Flip-Flop (SET & RESET Flip-Flop)
SR-Flip-flop merupakan flip-flop yang paling dasar dan rangkaian pembentuk dari
semua jenis flip-flop. SR-FF terdiri dari dua input, yaitu S ( set ) dan R ( reset ), dan outputyang tersimpan ditandai sebagai Q dan komplemennya Q’ . Pada SR-FF, sesuai dengan
namanya terdapat dua keadaan dasar: Set adalah ketika flip- flop menyimpan nilai “1”,
sedangkan Reset adalah ketika flip- flop menyimpan nilai “0”. Pada SR -FF terdapat
kelemahan, yaitu ketika kedua input S dan R-nya sama- sama bernilai “1”, flip -flop tidak
mampu merespons kondisi output berikutnya.
(i) (ii)
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 23/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 21
SR-FF dapat dibentuk dengan dua cara; dari gerbang NAND atau dari gerbang NOR.
Proses pembentukan dasar SR-FF telah dijelaskan dalam teori. Pada percobaan ini kita akan
mengamati dua jenis SR-FF, yang tanpa menggunakan Clock dan dengan menggunakan
Clock. Perbedaan dasar dari kedua jenis SR tersebut adalah perubahan output berikutnya
akan terjadi dengan atau tanpa adanya clock/trigger .
Gambar 3-2 . Simbol Logika SR-FF tanpa Clock
Pada jenis SR-FF yang disimbolkan pada gambar 3.2, setiap perubahan yang diberikan
pada input S dan R akan menyebabkan terjadinya perubahan output menuju keadaan
berikutnya.
Gambar 3-3 Simbol Logika SR-FF dengan Clock / Positive-edge Trigger
SR-FF dengan simbol seperti pada gambar 3.3, outputnya baru akan memberikan
respons menuju output berikutnya jika input CLK diberi trigger. Jika input clock bertransisi
dari “0” ke “1”, maka kondisi output akan berubah sesuai dengan perubahan input SR -nya,
jika clock bernilai “0”, kondisi output tetap pada kondisi sebelumnya, meskipun nilai input
S dan R-nya diubah-ubah.
CLK
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 24/40
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 25/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 23
Gambar 3-4. Simbol Logika JK-FF dengan negative-edge trigger
Tabel 3-2. Tabel State JK-FF
Clock Present State PresentOutput
Next Output
CLK J K Q Q next
0 0 0 0
0 0 0 10 0 1 00 0 1 1
0 1 0 00 1 0 10 1 1 00 1 1 1
1 0 0 0
1 0 0 11 0 1 01 0 1 1
1 1 0 01 1 0 11 1 1 0
1 1 1 1
C. D-FLIP FLOP (Delay/Data Flip-Flop)
Sebuah D- FF terdiri dari sebuah input D dan dua buah output Q dan Q’. D -FF
digunakan sebagai Flip-flop pengunci data. Prinsip kerja dari D-FF adalah sebagai berikut:
berapapun nilai yang diberikan pada input D akan dikeluarkan dengan nilai yang sama pada
output Q. D-FF diaplikasikan pada rangkaian-rangkaian yang memerlukan penyimpanan
data sementara sebelum diproses berikutnya. D-FF juga dapat dibuat dari JK-FF, dengan
mengambil sifat Set dan Reset dari JK-FF tersebut.
CLK
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 26/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya
24
Gambar 3-5. D-Flip Flop
(i) Simbol Logika D-FF (ii) D-FF dari JK-FF
Tabel 3.3 Tabel State D-FF
Clock Present State PresentOutput
NextOutput
CLK D Q Q next
0 0 00 0 10 1 00 1 1
1 0 01 0 11 1 01 1 1
D. T-FLIP-FLOP (Toggle Flip-Flop)
T-Flip-flop merupakan turunan dari JK-FF yaitu mengambil sifat toggle ketika kedua
input J dan K bernilai “1”. T -FF terdiri dari satu input T yang didapatkan dari input J dan K
yang digabungkan pada JK- FF, sehingga ketika T bernilai “1” pada set iap siklus clock akan
menghasilkan output yang berkebalikan dari output sebelumnya.
Gambar 3-6. Simbol logika T-Flip flop
CLK
CLK
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 27/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 25
Sebuah T-FF dapat dibentuk dari SR-FF maupun dari JK-FF, karena pada kenyataan,
IC T-FF tidak tersedia di pasaran. T-FF biasanya digunakan untuk rangkaian yang
memerlukan kondisi output berikut yang selalu berlawanan dengan kondisi sebelumnya,
misalkan pada rangkaian pembagi frekuensi ( Frequency Divider ). Rangkaian T-FF dibentuk
dari SR-FF dengan memanfaatkan hubungan Set dan Reset serta output Q dan Q’ yang
diumpan balik ke input S dan R. Sedangkan rangkaian T-FF yang dibentuk dari JK-FF
hanya perlu menambahk an nilai “1” pada input -input J dan K (ingat sifat Toggle dari JK-
FF).
Gambar 3.6- T-Flip Flop
(i) Dari SR-FF (ii) Dari JK-FF
Tabel 3.4 Tabel State T-FF
Clock Toggle Present Output NextOutput
CLK T Q Q next
0 0 00 0 10 1 0
0 1 11 0 0
1 0 1
1 1 0
1 1 1
CLK CLK
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 28/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 26
BAB IV
COUNTER
TUJUAN : Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu :
Membuat Rangkaian dasar Counter Sinkron dengan prinsip Sekuensial
Memahami karakteristik Counter Sinkron
PERALATAN :
Simulator Electronics Workbench Multisim 8
TEORI :
A. COUNTER SINKRON
Counter merupakan aplikasi dari Flip-flop yang mempunyai fungsi menghitung.
Proses penghitungan yang dilakukan Counter secara sekuensial, baik menghitung naik ( Up
Counting ) maupun turun ( Down Counting ). Berdasarkan pemberian trigger di masing-
masing flip-flop penyusun rangkaian Counter, dikenal 2 macam Counter : Counter Sinkron
(Synchronous Counter ) dan Counter Asinkron ( Asynchronous Counter ). Pada Counter
Sinkron, sumber clock diberikan pada masing-masing input Clock dari Flip-flop
penyusunnya, sehingga apabila ada perubahan pulsa dari sumber, maka perubahan tersebut
akan men-trigger seluruh Flip-flop secara bersama-sama.
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 29/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 27
Lengkapilah Tabel berikut:
Clock
ke-
A B C
0
1
2
3
4
5
6
7
8
9
10
UP & DOWN COUNTER
Sebuah Counter disebut sebagai Up Counter jika dapat menghitung secara berurutanmulai dari bilangan terkecil sampai bilangan terbesar. Contoh : 0-1-2-3-4-5-6-7-0-1-2- ….
Sedangkan Down Counter adalah Counter yang dapat menghitung secara berurutan dari
bilangan terbesar ke bilangan terkecil. Tabel PS/NS untuk Up dan Down Counter 3 bit seperti
ditunjukan pada Tabel 4-1.
Tabel 4-1. Tabel PS/NS untuk Up dan Down Counter 3 bit.
Untuk membuat sebuah rangkaian Up Counter, lakukan langkah-langkah sintesarangkaian yang telah dijelaskan sebelumnya. Dari hasil persamaan logika berdasarkan Tabel
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 30/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 28
PS/NS di atas didapatkan rangkaian seperti di bawah ini :
Berdasarkan Tabel 4-1, dapat dilihat bahwa Down Counting merupakan kebalikan
dari Up Counting, sehingga rangkaiannya masih tetap menggunakan rangkaian Up Counter,
hanya outputnya diambilkan dari Q masing-masing Flip-flop. Bentuk rangkaian Down
Counter adalah seperti gambar 4-3.
RANGKAIAN UP/DOWN COUNTER
Rangkaian Up/Down Counter merupakan gabungan dari Up Counter dan Down
Counter. Rangkaian ini dapat menghitung bergantian antara Up dan Down karena adanya
input eksternal sebagai control yang menentukan saat menghitung Up atau Down. Pada
gambar 4-4 ditunjukkan rangkaian Up/Down Counter Sinkron 3 bit. Jika input CNTRL
bernilai ‘1’ maka Counter akan menghitung naik (UP), sedangkan jika input CNTRL bernilai
‘0’, Counter akan menghitung turun (DOWN) .
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 31/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 29
B. COUNTER ASINKRON
TUJUAN :
Setelah melaksanakan percobaan ini mahasiswa diharapkan mampu :
Membuat Rangkaian dasar Counter Asinkron 3-bit
Membuat Timing Diagram Counter
Membuat Counter Asinkron MOD-n
Membuat Up-Down Counter Asinkron
PERALATAN :
Simulator Electronics Workbench Multisim 8
TEORI :
PENDAHULUAN
Pada Counter Asinkron, sumber clock hanya diletakkan pada input Clock di Flip-flop
terdepan (bagian Least Significant Bit / LSB), sedangkan input-input clock Flip-flop yang lain
mendapatkan catu dari output Flip-flop sebelumnya. Konfigurasi ini didapatkan dari gambar
timing diagram Counter 3-bit seperti ditunjukkan pada gambar 4-5. Dengan konfigurasi ini,
masing-masing flip-flop di-trigger tidak dalam waktu yang bersamaan. Model asinkron
semacam ini dikenal juga dengan nama Ripple Counter .
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 32/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 30
Gambar 4-5 Timing Diagram Up Counter Asinkron 3 bit
Lengkapilah Tabel berikut:
Tabel 4-2 Tabel Kebenaran dari Up Counter Asinkron 3 bit
Clock A B C
0
1
2
3
4
5
67
8
9
10
Berdasarkan bentuk timing diagram di atas, output dari flip-flop C menjadi clock dariflip-flop B, sedangkan output dari flip-flop B menjadi clock dari flip-flop A. Perubahan pada
negatif edge di masing-masing clock flip-flop sebelumnya menyebabkan flip-flop sesudahnya
berganti kondisi (toggle), sehingga input-input J dan K di masing-masing flip-flop diberi nilai
”1” (sifat toggle dari JK flip -flop). Bentuk dasar dari Counter Asinkron 3-bit ditunjukkan
pada gambar 4-6
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 33/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 31
Gambar 4-6 Up Counter Asinkron 3 bit
COUNTER ASINKRON MOD-N
Counter Mod-N adalah Counter yang tidak 2 n. Misalkan Counter Mod-6, menghitung
: 0, 1, 2, 3, 4, 5. Sehingga Up Counter Mod-N akan menghitung 0 s/d N-1, sedangkan Down
Counter MOD-N akan menghitung dari bilangan tertinggi sebanyak N kali ke bawah.
Misalkan Down Counter MOD-9, akan menghitung : 15, 14, 13, 12, 11, 10, 9, 8, 7, 15, 14,
13,.. Sebuah Up Counter Asinkron Mod-6, akan menghitung : 0,1,2,3,4,5,0,1,2,... Maka nilai
yang tidak pernah dikeluarkan adalah 6. Jika hitungan menginjak ke-6, maka counter akan
reset kembali ke 0. Untuk itu masing-masing Flip-flop perlu di-reset ke nilai ”0” dengan
memanfaatkan input-input Asinkron-nya Nilai “0” yang akan dimasukkan
di PC didapatkan dengan me-NAND kan input A dan B (ABC = 110 untuk desimal 6). Jika
input A dan B keduanya bernilai 1, maka seluruh flip-flop akan di-reset.
Gambar 4-7 RangkaianUp Counter Asinkron Mod-6
RANGKAIAN UP/DOWN COUNTER
Rangkaian Up/Down Counter merupakan gabungan dari Up Counter dan Down
Counter. Rangkaian ini dapat menghitung bergantian antara Up dan Down karena adanya
input eksternal sebagai control yang menentukan saat menghitung Up atau Down. Pada
rangkaian Up/Down Counter ASinkron, output dari flip-flop sebelumnya menjadi input clock
dari flip-flop berikutnya, seperti ditunjukkan pada gambar 4-8.
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 34/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 32
Gambar 4-8 RangkaianUp/Down Counter Asinkron 3 bit
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 35/40
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 36/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 34
SHIFT REGISTER SERIAL INPUT SERIAL OUTPUT
PROSEDUR PERCOBAAN 1 :
1. Dengan menggunakan 4 buah D-Flip-flop, buat rangkaian seperti gambar 5-1.
berikut ini.
Gambar 5-1 Shift Register Serial Input Serial Output
2. Berikan nilai masukan sesuai dengan yang diinstruksikan oleh asisten.
3. Lakukan penekanan clock pertama dan amati perubahan yang terjadi pada output
masing-masing flip-flop. Berikan penekanan berikutnya. Tulis hasilnya pada
Tabel 5-1
Tabel 5-1 Shift Register Serial Input Serial Output
INPUT CLOCK OUTPUT
FF1 FF2 FF3 FF4
1
2
3
4
SHIFT REGISTER PARALEL INPUT PARALEL OUTPUT
PROSEDUR PERCOBAAN 2 :
1. Dengan menggunakan 4 buah D-Flip-flop, buat rangkaian seperti gambar 5-2.
berikut ini.
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 37/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 35
Gambar 5-2 Shift Register Paralel Input Paralel Output
2. Berikan nilai masukan sesuai dengan yang diinstruksikan oleh asisten.
3. Lakukan penekanan clock pertama dan amati perubahan yang terjadi pada output
masing-masing flip-flop. Berikan penekanan berikutnya. Tulis hasilnya pada
Tabel 5-2.
Tabel 5-2 Shift Register Paralel Input Paralel Output INPUT CLOCK OUTPUT
FF1 FF2 FF3 FF4
1
2
3
4
SHIFT REGISTER SERIAL INPUT PARALEL OUTPUT
Register jenis ini dapat meng-konversikan data serial menjadi data paralel.
PROSEDUR PERCOBAAN 3 :
1. Dengan menggunakan 4 buah D-Flip-flop, buat rangkaian seperti gambar 5.3.
berikut ini.
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 38/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 36
Gambar 5.3 Shift Register Serial Input Paralel Output
2. Berikan nilai masukan sesuai dengan yang diinstruksikan oleh asisten.
3. Lakukan penekanan clock pertama dan amati perubahan yang terjadi pada output
masing-masing flip-flop. Berikan penekanan berikutnya. Tulis hasilnya pada
Tabel 5.3.
Tabel 5.3 Shift Register Serial Input Paralel Output
INPUT CLOCK OUTPUT
FF1 OUTPUT
CONTROL FF1 FF2 FF3 FF4
1
2
3
4
SHIFT REGISTER PARALEL INPUT SERIAL OUTPUT
Register jenis ini dapat meng-konversikan data paralel menjadi data serial.
PROSEDUR PERCOBAAN 4 :
1. Dengan menggunakan 4 buah D-Flip-flop, buat rangkaian seperti gambar 5.4. berikut ini.
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 39/40
Praktikum Sistem Digital Laboratorium Sistem Komputer dan Robotika
Fakultas Ilmu Komputer - Universitas Brawijaya 37
Gambar 5.4 Shift Register Paralel Input Serial Output
2. Berikan nilai masukan sesuai dengan yang diinstruksikan oleh asisten.3. Lakukan penekanan clock pertama dan amati perubahan yang terjadi pada output
masing-masing flip-flop. Berikan penekanan berikutnya. Tulis hasilnya pada
Tabel 5.4
Tabel 5.4 Shift Register Paralel Input Serial Output
INPUT CLOCK OUTPUT
FF1 FF2 FF3 FF4 INPUT
CONTROL1
2
3
4
SHIFT REGISTER UNIVERSALRegister jenis ini dapat meng-konversikan data paralel menjadi data serial.
PROSEDUR PERCOBAAN 5 :
1. Dengan menggunakan 4 buah JK-Flip-flop, buat rangkaian seperti gambar 5.5.
berikut ini.
7/23/2019 Buku Panduan Praktikum Sistem Digital Final
http://slidepdf.com/reader/full/buku-panduan-praktikum-sistem-digital-final 40/40