3.リセット・マネージャ...Reset Controller 3‒6 第3章：リセット・マネージャリセット・マネージャのブロック図およびシステム統合 Cyclone

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Cyclone Vデバイス・ハンドブックVolume 3：ハード・プロセッサ・システムのテ2012 年 11 月

November 2012cv_54003-1.2

3. リセット・マネージャ

この章では、HPS のリセット・マネージャの概要を説明します。リセット・マネー

ジャは、HPS および FPGA・ファブリック内のさまざまなソースやモジュール・リ

セット・コントロール・レジスタに書き込みをするソフトウェアからのリセット・

リクエストに基づいてモジュールのリセット信号を生成します。リセット・マネー

ジャは、SoC デバイスの FPGA 部分がコンフィギュレーションされた後のみに FPGAファブリックからのリセット・リクエストが生じることを確認します。

HPS には 3 つのリセット・ドメインが含まれています。各リセット・ドメインは個

別にリセットすることができます。リセットできる HPS の各レジスタは、1 つの特

定のリセット・ドメインに属しています。

表 3–1 に、HPS リセット・ドメインを示します。

HPS は次のリセット・タイプをサポートしています。

■ コールド・リセット（パワーオン・リセット）

■ HPSがデフォルト状態でソフトウェアのブートに十分であることを確認するた

めに使用されます。

■ パワーオン・リセットおよび他のソースによってトリガされます。

■ リセットできるすべての HPS ロジックをリセットします。

■ すべてのリセット・ドメインに影響を与えます。

表3‒1. HPS リセット・ドメイン

ドメイン名ドメイン・ロジック

TAP デバッグ・アクセス・ポート（DAP）で使用される JTAG テスト・アクセス・ポート（TAP）コントローラ

デバッグ

ほとんどの DAP、デバッグ・ペリフェラル・バスに接続されるCoreSight™ コンポーネント、トレース、マイクロプロセッサ・ユニット（MPU）サブシステム、および FPGA ファブリックを含むすべてのデバッグ・ロジック

システムTAP およびデバッグ・リセット・ドメインにあるロジックを除くすべての HPS ロジックで、HPS リセット信号に接続される FPGA ファブリックのノン・デバッグ・ロジックを含む

A, CYCLONE, HARDCOPY, MAX, MEGACORE, NIOS, QUARTUS and STRATIX words and logos . Patent and Trademark Office and in other countries. All other words and logos identified as e holders as described at www.altera.com/common/legal.html. Altera warrants performance of its with Altera's standard warranty, but reserves the right to make changes to any products and ibility or liability arising out of the application or use of any information, product, or service tera. Altera customers are advised to obtain the latest version of device specifications before relying oducts or services.

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3‒2 第 3章：リセット・マネージャ

■ ウォーム・リセット

■ HPS がコールド・リセットされた後に起きます。

■ システムを非応答の状態から回復させるために使用されます。

■ HPS ステート・リセットのサブセットをコールド・リセットによってリセット

します。

■ ウォーム・リセットを通して動作するデバッグ（トレースを含む）を可能に

するシステム・リセット・ドメインのみに影響を与えます。

■ デバッグ・リセット

■ HPS がコールド・リセットされた後に起きます。

■ デバッグ・ロジックを非応答の状態から回復させるために使用されます。

■ デバッグ・リセット・ドメインのみに影響を与えます。

Cyclone Vデバイス・ハンドブック 2012年 11 月 Altera CorporationVolume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル

第 3 章：リセット・マネージャ 3‒3リセット・マネージャのブロック図およびシステム統合

リセット・マネージャのブロック図およびシステム統合図 3–1 に、SoC デバイスのリセット・マネージャのブロック図を示します。

図3‒1. リセット・マネージャのブロック図

図 3–1 の注：

(1) この図では、信号接続を明確にするため、他の HPS モジュールおよびクロック・マネージャ・モジュールへのリセット関連のハンド・シェイク信号を省略しています。

HPS

FPGA Portion

ControlBlock

f2h_dbg_rst_req_n

f2h_cold_rst_req_n

f2h_warm_rst_req_n

h2f_rst_n

h2f_cold_rst_n

FPGA Fabric

Reset Manager

ResetController

ModuleResetSignals

usermode

Watchdog Reset Request[1:0]

Debug Reset Request

POR Voltage Reset Request

System Watchdog Reset Request[1:0]

CSRs

Slave Interface

L4 Peripheral Bus (osc1_clk)

MPU

DAP

POR VoltageDetector

Watchdog (2)

nPOR

nRST

SignalAssertion /

De-Assertion

(mpumodrst,permodrst,per2modrst,brgmodrst,andmiscmodrst)

(swcoldrstreq andswwarmrstreq bits of ctrl)

Scan Manager Reset RequestScan Manager

load_csr

fpga_config_complete HPSModules

2012 年 11 月 Altera Corporation Cyclone Vデバイス・ハンドブックVolume 3：ハード・プロセッサ・システムのテクニカル・リファレンス・マニュアル

3‒4 第 3章：リセット・マネージャリセット・マネージャのブロック図およびシステム統合

HPS の外部リセット・ソース表 3–2 に、HPS 外部のリセット・ソースを説明します。すべての信号は osc1_clkク

ロックに同期します。

1 HPS から FPGA ファブリックへのリセット信号は、ユーザー・ロジック・クロック・

ドメインと同期する必要があります。

リセット・コントローラリセット・コントローラは以下の機能を実行します。

■ FPGA CB、FPGA ファブリック、HPS 内のモジュール、およびリセット・ピンから

のリセット・リクエストを受け取ります。

■ HPS のすべてのモジュールのために、各モジュール用の個別のリセット信号を生

成します。

■ システムのリセット動作をサポートするリセット・ハンド・シェイク信号を提供

します。

リセット・コントローラは、外部リセット・リクエストおよび内部リセット・リク

エストからモジュール・リセット信号を生成します。外部リセット・リクエストは

リセット・マネージャの外部のソースから生成されます。内部リセット・リクエス

トは、リセット・マネージャ内のコントロール・レジスタから生成されます。

表3‒2. HPS 外部リセット・ソース

ソース説明

f2h_cold_rst_req_n FPGA ファブリックからのコールド・リセット・リクエスト（アクティブ Low）

f2h_warm_rst_req_n FPGA ファブリックからのウォーム・リセット・リクエスト（アクティブ Low）

f2h_dbg_rst_req_n FPGA ファブリックからのデバッグ・リセット・リクエスト（アクティブ Low）

h2f_cold_rst_n FPGA ファブリックへのコールド・リセットのみ（アクティブLow）

h2f_rst_n FPGA ファブリックへのコールドまたはウォーム・リセット（アクティブ Low）

load_csr FPGA コントロール・ブロック（CB）およびスキャン・マネージャからのコールド・リセットのみ（アクティブ Low）

nPOR パワーオン・リセット・ピン（アクティブ Low）nRST ウォーム・リセット・ピン（アクティブ Low）



図 3–2 に、リセット・コントローラ信号を示します。

リセット・コントローラは以下のコールド・リセット・リクエストをサポートして

います。

■ パワーオン・リセット（POR）電圧モニタ

■ コールド・リセット・リクエスト・ピン（nPOR）

■ FPGA ファブリック

■ FPGA CB およびスキャン・マネージャ

■ コントロール・レジスタ（ctrl）のソフトウェア・コールド・リセット・ビット

（swcoldrstreq）

リセット・コントローラは以下のウォーム・リセット・リクエストをサポートして

います。

■ ウォーム・リセット・リクエスト・ピン（nRST）


■ ctrlレジスタのソフトウェア・ウォーム・リセット・リクエスト・ビット

（swwarmrstreq）

■ CPU0 および CPU1 用の MPU ウォッチドッグ・リセット・リクエスト

■ システム・ウォッチドッグ・タイマ 0 および 1 のリセット・リクエスト

リセット・コントローラは次のデバッグ・リセット・リクエストをサポートしてい

ます。

図3‒2. リセット・コントローラ信号

POR Voltage Monitor

nPOR Pin

FPGA Fabric (f2h_cold_rst_req_n)

FPGA CB & Scan Manager

nRST Pin

FPGA Fabric (f2h_warm_rst_req_n)

MPU Watchdog Reset [1:0]

System Watchdog Reset [1:0]

CDBGRSTREQ (DAP)

FPGA Fabric (f2h_dbg_rst_req_n)

ETR

SDRAM Self-Refresh

FPGA Manager

SCAN Manager

FPGA Fabric

Many Signals (refer to Table 3-3)

dbg_rst_n

JTAG TAP (DAP)

CPUCLKOFF[1:0]

CDBGRSTACK (DAP)

ETR

SDRAM Self-Refresh

FPGA Manager

SCAN Manager

FPGA

ColdResetRequests

WarmResetRequests

DebugResetRequests

ResetHandshakingInputs

Module Resets

Debug DomainReset

TAP DomainReset

MPU ClockGating

ResetHandshaking

Outputs

Reset ManagerAPB Slave Interface

osc1_clk

Reset Controller



■ DAP からの CDBGRSTREQ


モジュール・リセット信号表 3–3 に、モジュール・リセット信号を示します。モジュール・リセット信号は、

MPU、ペリフェラル、ブリッジ、Level 3（L3）インタコネクト、およびその他のグ

ループに編成されます。

コールド・リセット、ウォーム・リセット、およびデバッグ・リセットのカラムの

チェックマークは、各タイプのリセットでアサートされるリセット信号を示してい

ます。例えば、ctrlレジスタの swwarmrstreqビットに 1 を書き込むと、ウォーム・

リセットカラムにチェックマークが入っているすべてのモジュールがリセットされ

ます。

ソフトウェア・デアサートのカラムのチェックマークは、リセット・マネージャに

よってアサートされずに残っているリセット信号を示します。関連するモジュール

をアクティブにする上で、ソフトウェアは必要に応じて以下のリセット・マネー

ジャ・レジスタへの書き込みによってこれらのリセット信号をデアサートできます。

■ MPU モジュール・リセット・レジスタ（mpumodrst）

■ ペリフェラル・モジュール・リセット・レジスタ（permodrst）

■ ペリフェラル 2 モジュール・リセット・レジスタ（per2modrst）

■ ブリッジ・モジュール・リセット・レジスタ（brgmodrst）

表3‒3. 生成されるモジュール・リセット（その１）

グループモジュール・リセット信号説明

リセット・ドメイン

コールド・リセット

ウォーム・リセット

デバッグ・リセット

ソフトウェア・デアサート

MPU

mpu_cpu_rst_n[0] MPU の各プロセッサのリセットシステム v v

mpu_cpu_rst_n[1] MPU の各プロセッサのリセットシステム v v v

mpu_wd_rst_n MPU のプロセッサ毎のウォッチドッグ両方のリセット

システム v v

mpu_scu_periph_rst_n

SCU（Snoop Control Unit）とペリフェラルのリセット

システム v v

mpu_l2_rst_n Level 2（L2）キャッシュ・リセットシステム v v



PER

emac_rst_n[1:0] 各 RMAC のリセットシステム v v v

usb_rst_n[1:0] 各 USB のリセットシステム v v v

nand_flash_rst_n

NAND フラッシュ・コントローラのリセット

システム v v v

qspi_flash_rst_n

クワッド SPI フラッシュ・コントローラのリセット

システム v v v

watchdog_rst_n[1:0]

各システムのウォッチドッグ・タイマのリセット

システム v v v

osc1_timer_rst_n[1:0] 各 OSC 1 タイマのリセットシステム v v v

sp_timer_rst_n[1:0] 各 SP タイマのリセットシステム v v v

i2c_rst_n[3:0] 各 I2C コントローラのリセットシステム v v v

uart_rst_n[1:0] 各 UART のリセットシステム v v v

spim_rst_n[1:0]

SPI マスタ・コントローラのリセット

システム v v v

spis_rst_n[1:0]

SPI スレーブ・コントローラのリセット

システム v v v

sdmmc_rst_n SD/MMC コントローラのリセットシステム v v v

can_rst_n[1:0] 各 CAN コントローラのリセットシステム v v v

gpio_rst_n[2:0] 各 GPIO インタフェースのリセットシステム v v v

dma_rst_n DMA コントローラのリセットシステム v v v

sdram_rst_nSDRAM サブシステムコールドまたはウォーム・リセットに関連するロジック）のリセット

システム v v v

PER2 dma_periph_if_rst_n[7:0]

FPGA ファブリックから DMA コントローラへの DMA コントローラ・リクエスト・インタフェース

システム v v v

ブリッジ

hps2fpga_bridge_rst_n

HPS-to-FPGA AMBA®AXI™ ブリッジのリセット

システム v v v

fpga2hps_bridge_rst_n

FPGA-to-HPS AXI ブリッジのリセット

システム v v v

lwhps2fpga_bridge_rst_n

軽量 HPS-to-FPGA AXI ブリッジのリセット

システム v v v

表3‒3. 生成されるモジュール・リセット（その２）









MISC

boot_rom_rst_n ブート ROM のリセットシステム v v

onchip_ram_rst_n オンチップ RAM のリセットシステム v v

sys_manager_rst_n

システム・マネージャ（コールドまたはウォーム・リセット関連ロジック）のリセット

システム v v

sys_manager_cold_rst_n

システム・マネージャ（コールド・リセット関連ロジック）のリセット

システム v

fpga_manager_rst_n FPGA マネージャのリセットシステム v v

acp_id_mapper_rst_n ACP ID マッパのリセットシステム v v

h2f_rst_nFPGA ファブリックのユーザー・ロジック（コールドまたはウォーム・リセット関連ロジック）のリセット

システム v v

h2f_cold_rst_n

FPGA ファブリックのユーザー・ロジック（コールド・リセット関連ロジック）のリセット

システム v

rst_pin_rst_n nRST ピンの Low への遷移システム v v

timestamp_cold_rst_n

0x0 に対するデバッグ・タイムスタンプのリセット

システム v

clk_manager_cold_rst_n

クロック・マネージャ（コールド・リセット関連ロジック）のリセット

システム v

scan_manager_rst_n スキャン・マネージャのリセットシステム v v

frz_ctrl_cold_rst_n

フリーズ・コントローラ（コールド・リセット関連ロジック）のリセット

システム v

sys_dbg_rst_n

L3 インタコネクトおよび Level 4（L4）バスに接続されているデバッグ・マスタおよびスレーブのリセット

システム v v

dbg_rst_n

DAP、トレース、デバッグ・ロジック、および FPGA ファブリックのユーザー・デバッグ・ロジックを含むデバッグ・コンポーネントのリセット

デバッグ v v

tap_cold_rst_n

コールド・リセットでリセットが必要な DAP の TAP コントローラの部分のリセット

TAP v

sdram_cold_rst_n

SDRAM サブシステム（コールド・リセット関連ロジック）のリセット

システム v

L3 l3_rst_n L3 インタコネクトおよび L4 バスのリセット

システム v v

表3‒3. 生成されるモジュール・リセット（その３）








第 3 章：リセット・マネージャ 3‒9リセット・マネージャの機能の説明

スレーブ・インタフェースおよびステータス・レジスタリセット・マネージャ・スレーブ・インタフェースは、リセット・ステータスを制

御およびモニタするために使用されます。

リセット・マネージャのステータス・レジスタ（stat）には、リセット・リクエス

タのステータスが含まれています。レジスタには、各リセット・リクエスト用の

ビットが含まれています。statレジスタは、既存のすべてのリセット・リクエスト

をキャプチャします。ソフトウェアはビットのクリアを担当します。

リセット・マネージャの機能の説明リセット・マネージャは、HPS のモジュールおよび FPGA ファブリックへのリセット

信号を生成します。以下の操作によってリセット信号が生成されます。

■ ソフトウェアがctrlレジスタのswcoldrstreqビットまたはswwarmrstreqビットに

1 を書き込みます。いずれか 1 つのビットに書き込むことによって、リセット・

コントロールがリセット・シーケンスを実行します。

■ ソフトウェアが mpumodrst、permodrst、per2modrst、brgmodrstまたは

miscmodrstのモジュール・リセット・コントロール・レジスタに書き込みます。

■ リセット・リクエスト信号のアサートによってリセット・コントローラがトリガ

されます。外部リセット・リクエストによってリセット・コントローラがリセッ

ト・シーケンスを実行します。

f リセット・リクエスト信号のアサートに必要な時間について詳しく

は、Cyclone V Device Datasheet を参照してください。

リセット・マネージャに対して複数のリセット・リクエストを同時に駆動すること

ができます。コールド・リセット・リクエストは、ウォーム・リセットおよびデ

バッグ・リセットのリクエストよりも優先されます。より高い優先度のリセット・

リクエストは、より低い優先度のリセット・リクエストを先取りします。同一ドメ

イン内では、リセット・リクエスト間に優先度の違いはありません。

コールド・リセットが既に実行中のときに他のコールド･リセット・リクエストが発

行される場合、リセット・マネージャはすべてのモジュール・リセット出力のため

に、すべてのコールド・リセット・リクエストが削除されるまでリセット期間を延

長します。リセット・マネージャがモジュールをリセット状態から回復させている

ときにコールド・リセット・リクエストが発行される場合、リセット・マネージャ

はそれらのモジュールをリセット状態に戻します。

ウォーム・リセットが既に実行中のときに他のウォーム・リセット・リクエストが

発行される場合、2 番目のウォーム・リセットが開始する前に最初のウォーム・リ

セットが完了します。最初のウォーム・リセットが完了する前に 2 番目のウォーム・

リセット・リクエストが削除される場合、2 番目のウォーム・リセット・リクエスト

のタイミング要件を満たすように最初のウォーム・リセットが拡張されます。

コールド・リセットを自動的な POR 電圧モニタによる提供以上に拡張するために

nPORピンを使用することができます。nPORピンを使用するのはオプションであり、

必要ない場合には High に接続することができます。


www.altera.com/literature/hb/cyclone-v/cv_51002.pdf

3‒10 第 3章：リセット・マネージャリセット・マネージャの機能の説明

リセット・シーケンスリセット・コントローラ・シーケンスは、ソフトウェアのサポートなしにリセット

します。同時にモジュール・リセット信号が同期してアサートされます。リセット・

マネージャは、osc1_clkクロックに同期してモジュール・リセット信号をデアサー

トします。モジュール・リセット信号は、固定シーケンスのグループにデアサート

されます。グループ内のモジュール・リセット信号はすべて同時にデアサートされ

ます。

リセット・マネージャは、クロック・マネージャをセーフ・モードにするために

セーフ・モード・リクエストをクロック・マネージャに送信します。これによって、

osc1_clkクロックおよびクロック・マネージャによって生成されたすべての他のク

ロックの間に固定かつ既知の関係が作成されます。

f セーフ・モード・オプションについて詳しくは、Cyclone V デバイス・ハンドブックvolume 3 の Clock Manager の章を参照してください。

リセット・マネージャがリセットから MPU サブシステムをリリースした後、CPU1はリセット状態のままで、CPU0 がリセット・ベクタ・アドレスからコードを実行し

始めます。表 3–3 に示しているように、ソフトウェアは CPU1 および他のリセットを

デアサートします。ソフトウェアは、mpumodrst、permodrst、per2modrst、brgmodrst、および miscmodrstモジュール・リセット・コントロール・レジスタを書

き込むことによってリセットをデアサートします。

また、ソフトウェアはリセット・コントローラをバイパスしてモジュール・リセッ

ト・コントロール・レジスタを経由してリセット信号を直接生成することもできま

す。この場合、ソフトウェアはモジュール・リセット信号をアサートし、適切な期

間それらを駆動し、それらを正しい順序でデアサートします。通常、このときク

ロック・マネージャはセーフ・モードではないため、クロック・マネージャによっ

て生成されるクロック間の関係はソフトウェアによって確認されます。ソフトウェ

アがモジュール・リセット信号をデアサートしないようにする場合、ソフトウェア

はモジュール・リセット信号をアサートしてはいけません。例えば、ソフトウェア

はソフトウェアを実行しているプロセッサにモジュール・リセットをアサートして

はいけません。


http://www.altera.com/literature/hb/cyclone-v/cv_54002.pdf


図 3–3 に、コールド・リセットのタイミング図を示します。

図3‒3. コールド・リセットのタイミング図

図 3–3 の注：

(1) コールド・リセットはいくつかの他のソースから初期化できます。完全なリストについては、3–4 ページの「リセット・コントローラ」を参照してください。

(2) この依存関係はすべてのリセット信号に適用されます。

clk_mgr_cold_rst_n

l3_rst_n

miscmod_rst_ndbg_rst_n

mpu_clkoff

mpu_rst_n[0]mpu_wd_rst_nmpu_scu_rst_n

mpu_periph_rst_nmpu_l2_rst_n

peripheral resetsSoftware

brings outof reset

32 96 100 32 32200

nPOR pin (1) (2)



図 3–4 に、ウォーム・リセットのタイミング図を示します。

コールド・リセットおよびウォーム・リセットのシーケンスは、互いに異なるリ

セット・アサート・シーケンスと互いに同じデアサート・シーケンスから構成され

ています。以下の項では、シーケンスについて説明します。

コールド・リセットのアサート・シーケンス以下は、図 3–3 に示しているコールド・リセットのアサート手順です。

1. モジュール・リセットをアサートします。

2. 32 サイクル待機します。クロック・マネージャ・コールド・リセットをデアサー

トします。

3. 96 サイクル待機します（クロックを安定させます）。

4. 「コールド・リセットおよびウォーム・リセットのデアサート・シーケンス」に

進みます。

図3‒4. ウォーム・リセットのタイミング図

図 3–4 の注：

(1) ウォーム・リセットはいくつかの他のソースから初期化できます。完全なリストについては、3–4 ページの「リセット・コントローラ」を参照してください。

(2) 待機リクエスト・リセット・ハンド・シェイクについて詳しくは、3–15 ページの「リセット・ハンド・シェイク」を参照してください。

(3) nRSTピン・カウントが 0 の場合、256 サイクル・ストレッチ・カウントがスキップされて、セーフ・モード確認信号またはユーザー・リリースのウォーム・リセット・ボタンのいずれか遅い方によってデアサート・シーケンスの開始が決定されます。

nRST pin (1)

l3_rst_n

miscmod_rst_n

mpu_clkoff

mpu_rst_n[0]mpu_wd_rst_nmpu_scu_rst_n

mpu_periph_rst_nmpu_l2_rst_n

peripheral resetsSoftware

brings outof reset

cm_rm_safe_mode_ack

h2f_pending_rst_req_n (2)

(and other wait request handshakes)

f2h_pending_rst_ack_n

safe_mode_req

nRST Pin Count (3) 100 32 322008 256 (3)



ウォーム・リセットのアサート・シーケンス以下は、図 3–4 に示しているウォーム・リセットのアサート手順です。

1. オプションとして、エンベデッド・トレース・ルータ（ETR）とハンド・シェイ

クして、確認を待ちます。

2. オプションとして、FPGA ファブリックとハンド・シェイクして、確認を待ちま

す。

3. オプションとして、SDRAM コントローラ、スキャン・マネージャ、および FPGAマネージャとハンド・シェイクして、確認を待ちます。

4. モジュール・リセットをアサートします（MPU ウォッチドッグ・タイマが唯一の

リクエスト・ソースである場合には MPU ウォッチドッグ・タイマ・リセットを

除く）。

5. 8 サイクル待機して、セーフ・モード・リクエストをクロック・マネージャに送

信します。

6. + 256 ストレッチ・カウントウォーム・リセット・カウンタ、またはクロック・

マネージャのセーフ・モード確認のうち nRSTピン・カウントの大きい方を待ち、

その後、ウォーム・リセットの ETR ハンド・シェイク以外のすべてのハンド・

シェイクをデアサートします（ETR ハンド・シェイクはソフトウェアによってデ

アサートされます）。

7. 「コールド・リセットおよびウォーム・リセットのデアサート・シーケンス」に

進みます。

コールド・リセットおよびウォーム・リセットのデアサート・シーケンス以下は、図 3–3 および図 3–4 に示しているコールド・リセットとウォーム・リセッ

ト両方のアサート手順です。

1. L3 リセットをデアサートします。

2. 100 サイクル待機します。その他に分類されるモジュールおよびデバッグ・モ

ジュール用のリセットをデアサートします（コールドのみ）。

3. 200 サイクル待機します。CPU0 および CPU1 用の mpu_clkoffをアサートします。

4. 32 サイクル待機します。MPU モジュール用のリセットをデアサートします。

5. 32 サイクル待機します。CPU0 および CPU1 用の mpu_clkoffをデアサートしま

す。

6. ソフトウェアがペリフェラルをリセット状態から回復させるまで、ペリフェラル

のリセット状態が維持されます。



リセット・ピン図 3–5 にリセットに関連するすべての HPS ピンを示します。

テスト・リセット（nTRST）ピン、テスト・モード選択（TMS）ピン、およびテス

ト・クロック（TCK）ピンは TAP リセット・ドメインに関連付けられており、DAP の

TAP コントローラをリセットするために使用されます。これらのピンはリセット・

マネージャには接続されていません。

nPORピンおよび nRSTピンはそれぞれコールド・リセットおよびウォーム・リセット

を要求するために使用されます。なお、nRSTピンはオープン・ドレイン出力です。

任意のウォーム・リセット・リクエストによって、リセット・マネージャは、nRSTピンを Low に駆動する rst_pin_rst_n信号出力を Low に駆動します。リセット・マ

ネージャが nRSTを Low にするのにかかる時間は、リセット・サイクル・カウント・

レジスタ（counts）の nRSTピン・カウント・フィールド（nrstcnt）によって制御

されます。この手法は、HPS に接続されている外部デバイス（外部メモリなど）を

リセットするために使用できます。

リセットの影響以下に示すのは、リセットが HPS ロジックに及ぼす影響です。

■ TAP リセット・ドメインはウォーム・リセットを無視します。

■ デバッグ・リセット・ドメインはウォーム・リセットを無視します。

■ システム・リセット・ドメインのコールド・リセットはウォーム・リセットを無

視します。

■ 各モジュールは、それぞれ個別にリセット動作を定義します。

1 詳しくは、Cyclone V デバイス・ハンドブック volume 3 のそれぞれの章を参

照してください。

図3‒5. リセット・ピン

nTRST

TMS

TCK

nPOR

nRSTrst_pin_rst_n

HPS

ARM DAP

Reset Manager

SoC Device



ウォーム・リセット・システム応答の変更クロック・マネージャ、システム・マネージャ、およびリセット・マネージャのレ

ジスタは、HPS に対するウォーム・リセットの影響を制御します。ユーザーは、ク

ロックおよび I/O エレメントに対するウォーム・リセットの影響を制御することがで

きます。

1 アルテラは、この機能をコンフィギュレーションして制御する上でアルテラ提供の

ライブラリを使用することを推奨しています。

デフォルトでのウォーム・リセット動作は、コールド・リセットの応答を通してす

べてのクロックおよび I/O エレメントを要します。ソフトウェアがより安定な状態で

ある場合やデバッグ目的では、ウォーム・リセットに対するシステム応答を変更す

ることができます。以下に、ウォーム・リセットへのシステム応答を変更する方法

を示します。これらの手法を制御するレジスタは、ウォーム・リセットによって影

響されません。

■ オンチップ RAM からブートする — ブート ROM のかわりにオンチップ RAM から

ウォーム・ブートをイネーブルします。イネーブルされると、ブート ROM コー

ドは RAM コードを確認してそれにジャンプします。オンチップ RAM からのユー

ザー・コードの実行に先立ってクロックや他のシステム設定が変更されることは

ありません。

■ ウォーム・リセットでセーフ・モードをディセーブルする — ソフトウェアがク

ロックに影響することなくウォーム・リセットを通して遷移するようになりま

す。ウォーム・リセットの後にブート ROM コードが直接クロック設定をコン

フィギュレーションするため、アルテラは、HPS がフラッシュ・デバイスから

ブートされていないときはセーフ・モードのみをディセーブルすることを推奨し

ています。

■ ウォーム・リセットでデバッグ・クロック用にセーフ・モードをディセーブルす

る — デバッグ・クロックがウォーム・リセットでのセーフ・モード・リクエス

トのアサートによる影響を受け続けるようにします。この手法によって、トレー

スなどの迅速なデバッグ・クロックが可能となり、ウォーム・リセットを通して

実行し続けます。イネーブルされると、クロック・マネージャはデバッグ・ク

ロックを安全な周波数にして、ウォーム・リセットでのリセット・マネージャか

らのセーフ・モード・リクエストに応答します。デバッグ・クロックをメイン

PLL VCO で動作させていて、かつメイン PLL がウォーム・リセットによる影響を

受けない確信がある場合のみ、ウォーム・リセットでデバッグ・クロック用に

セーフ・モードをディセーブルします。

■ デバッグ・コントロールに osc1_clkクロックを使用する — デバッグ・ベース・ク

ロック（メイン PLL C2 出力）が他のクロック・マネージャ設定とは独立して常

に osc1_clk外部クロックをバイパスし続けるようにします。実装される場合、

ウォーム・リセットでデバッグ・クロック用にセーフ・モードをディセーブルし

ても影響はありません。

f セーフ・モードについて詳しくは、Cyclone V デバイス・ハンドブック volume 3 の Clock Manager の章を参照してください。

リセット・ハンド・シェイクリセット・マネージャは、他のモジュールが安全にリセットされることを確認する

ために、いくつかのリセット・ハンド・シェイク・プロトコルに携わります。



3‒16 第 3章：リセット・マネージャリセット・マネージャのアドレス・マップおよびレジスタの定義

ウォーム・リセットの発行前に、リセット・マネージャはいくつかのモジュールと

のハンド・シェイクを実行して、それらがウォーム・リセットに向けて準備できる

ようにします。ハンド・シェイク・ロジックは以下の要件を確認します。

■ ETR マスタが L3 インタコネクトへの待機中のマスタ・トランザクションを保持し

ていないこと

■ オプションとして、セルフ・リフレッシュ・モード・リクエストを発行すると

ウォーム・リセット中に SDRAM の内容を保持すること

■ FPGA マネージャがコンフィギュレーション・クロックの生成を停止していること

■ スキャン・マネージャが JTAG および I/O のコンフィギュレーション・クロックの生

成を停止していること

■ これからウォーム・リセットがあることを FPGA ファブリックに警告すること

同様に、ETR に関連しているハンド・シェイク・ロジックもデバッグ・リセット中

に動作して、デバッグ・リセットが発行される前に、ETR マスタが L3 インタコネク

トへの待機中のマスタ・トランザクションを持っていないことを確認します。この

動作によって、ETR がデバッグ・リセットを実施しているときにリセットがシステ

ム・ドメイン部分に悪影響を及ぼさない、ということが確認されます。

リセット・マネージャのアドレス・マップおよびレジスタの定義f アドレス・マップおよびレジスタの定義は、このハンドブックの volume に付属の

hps.html ファイルにあります。ファイルを開くにはリンクをクリックします。

モジュールの説明およびベース・アドレスを見るには、スクロールして以下のモ

ジュール・インスタンスのリンクをクリックします。

■ rstmgr

そしてレジスタおよびフィールドの説明を見るには、スクロールしてレジスタ名を

クリックします。レジスタのアドレスは、各モジュール・インスタンスのベース・

アドレスに相対的なオフセットです。

f すべてのモジュールのベース・アドレスは、Cyclone V デバイス・ハンドブックvolume 3 の Introduction to the Hard Processor System の章にも示されています。

改訂履歴表 3–4 に、本資料の改訂履歴を示します。

表3‒4. 改訂履歴

日付バージョン変更内容

2012 年 11 月 1.2■ コールド・リセットおよびウォーム・リセットのタイミング図の追加。

■ マイナーな更新。

2012 年 5 月 1.1 リセット・コントローラ、機能の説明、およびアドレス・マップとレジスタの定義についての項の追加。

2012 年 1 月 1.0 初版。


hps.html


第 3 章：リセット・マネージャ 3‒17改訂履歴


3‒18 第 3章：リセット・マネージャ改訂履歴


Documents

3.リセット・マネージャ...Reset Controller 3‒6 第3章：リセット・マネージャ リセット・マネージャのブロック図およびシステム統合 Cyclone

3.リセット・マネージャ...Reset Controller 3‒6 第3章：リセット・マネージャリセット・マネージャのブロック図およびシステム統合 Cyclone